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时钟信号如何影响精密ADC?

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“解决信号”系列的第10部分介绍了时钟如何影响精密ADC,触及时钟抖动,时钟互调以及时钟的最佳PCB布局实践。

正如我在本系列的第9部分中所讨论的,所有数据采集(DAQ)系统都需要一个参考点。在该文章中,参考点是与模拟输入信号进行比较以产生输出代码的电压电平。然而,DAQ系统还需要另一种类型的参考点,但不一定与电压有关。

在DAQ系统中,时钟用作时间参考,使得所有组件可以同步操作。对于模数转换器(ADC),精确且稳定的时钟可确保主机向ADC发送命令,并且ADC以正确的顺序从主机接收命令而不会损坏。更重要的是,系统时钟信号使用户能够在需要时对输入进行采样并发送数据,以使整个系统按预期运行。

虽然您可能将时钟视为数字输入信号,但这些组件会影响精密DAQ系统的模拟性能。为了进一步了解时钟如何影响精密ADC,我们将讨论与时钟信号相关的这些主题:

  • 时钟抖动;

  • 时钟互调; 和

  • 时钟的最佳印刷电路板(PCB)布局实践。

 

时钟抖动

虽然您可能期望ADC的采样周期完全恒定,但总会有一些与理想值的偏差。“时钟抖动”是指时钟波形从一个周期到下一个周期的边缘变化。由于所有ADC都使用时钟边沿来控制采样点,因此时钟边沿变化会导致采样实例出现偏差。该偏差导致在转换结果中出现的非恒定采样频率作为另一噪声源。

与本系列目前讨论的大多数噪声源类似,时钟抖动是随机的,遵循高斯分布。结果,采样不确定性误差也是高斯的,表现得像热噪声一样。最终,时钟抖动对ADC性能的影响主要是ADC的本底噪声以及随后的信号链总热噪声的增加。图1显示了由正弦输入信号上的时钟抖动引起的采样边沿变化。

 

时钟信号显示由于抖动引起的采样边沿变化

图1. 时钟信号显示抖动引起的采样边沿变化

 

热噪声增加的量取决于输入信号的压摆率和时钟源中的时钟抖动量。您可以使用公式1计算ADC信噪比(SNR)的理论上限:

其中fIN是输入信号频率,tJITTER是时钟源的抖动规范。对于频率较高的信号,您可以预期输入信号压摆率会更高,并且时钟抖动导致的SNR降低会更糟。

过采样转换器(如delta-sigma ADC)的一个关键优势是,当使用更高的过采样率(OSR)时,理想的SNR会得到改善。过采样在定义的时间段内平均多次转换,这反过来平均了由时钟抖动引起的一些采样变化。公式2量化了由于过采样引起的SNR改善,这只是公式1的扩展,它增加了一个取决于Δ-ΣADC的OSR的项:

 

为了可视化具有过采样的ADC和不具有过采样的ADC之间的性能差异,图2将等式1和2绘制为输入信号频率和抖动的函数。每个图包括四种不同时钟抖动规范的曲线(0.5 ns,5 ns,50 ns和500 ns)。图2a表示过采样ADC的SNR,而图2b表示没有过采样架构的ADC的SNR。

 

用于过采样ADC的SNR图(a);  和其他ADC(b)

图2.  过采样ADC的SNR图(a); 和其他ADC(b)

 

鉴于过采样的优势,与图2b中的等效抖动规范曲线相比,图2a中的四个图提供了21 dB的SNR改善。但是,两个图都说明了相同的效果:当您增加输入信号频率或时钟抖动量时,产生的SNR会降低。因此,具有更高SNR目标的应用可能需要更昂贵,更高功率的时钟解决方案以最小化抖动。

例如,德州仪器(TI)ADS127L01的评估模块(EVM)是一款512 kSPS,24位delta-sigma ADC,采用Abracon ASEMB-16.000MHZ-XY-T低抖动振荡器。该振荡器提供5 ps的典型周期抖动规范,远低于图2中绘制的任何抖动规范。但是,如果考虑低抖动振荡器的成本与性能权衡,您可能想知道这种选择是必要的或只是矫枉过正。

为了帮助回答这个问题,表1比较了使用“宽带1”数字滤波器设置的ADS127L01的数据手册噪声规范,以及针对5 ps和500 ps时钟抖动计算的SNR上限。SNR上限计算使用数字滤波器通带频率作为“fIN”来表示最大输入信号频率,这是时钟抖动影响最明显的地方。

当tJITTER = 5 ps时,所有计算的SNR值(以绿色突出显示ICfans)都大于ADC的数据手册SNR规范。使用此时钟源,您可以安全地假设时钟抖动产生的噪声不会成为系统的主要噪声源。将其与以红色突出显示的条目进行比较,表示SNR值低于ADC的SNR规范,所有条件均为tJITTER = 500 ps。在这种情况下,来自时钟抖动的噪声实际上会限制ADC在使用全信号带宽时可实现的SNR。

 

表1. TI的ADS127L01“宽带1”滤波器SNR与SNRUpper限值,具有5 ps和500 ps的时钟抖动

表1. TI的ADS127L01“宽带1”滤波器SNR与SNRUpper限值,具有5 ps和500 ps的时钟抖动

 

表1和图2的另一个关键点是,增加OSR(相当于降低ADC输出数据速率)可进一步提高SNR性能。通常,可以支持较慢输出数据速率的系统正在测量较慢移动的输入信号。这些系统由于抖动而会降低噪声,因为时钟边缘的微小变化实际上会被“忽视”。

最后,另一种可以降低时钟抖动噪声的方法是选择使用集成时钟分频器来产生调制器采样时钟的ADC,例如ADS131A04。时钟分频器仅作用于两个输入时钟边沿之一(通常是上升沿),以产生不超过原始输入时钟频率一半的输出时钟频率。由于您可以合理地假设两个输入时钟边沿都存在抖动,因此将时钟分为两半可有效降低输出时钟的抖动。如果继续多次分频输入时钟,则可以进一步减轻输入时钟抖动对ADC的影响。

 

时钟互调

时钟源影响ADC噪声性能和增加系统噪声的另一种方式是通过时钟互调。实际上,所有DAQ系统都有多个需要时钟输入的开关组件。在某些情况下,这些时钟输入可能需要不同的输入频率,这些输入频率可能来自不同的时钟源。

如果这些时钟源是离散的和异步的,它们可能相互耦合并产生频谱中的音调。给定频率为F1和F2的两个时钟源,它们的基频的差值或总和产生互调音调。这些被称为二阶互调产物,如图3所示。

 

异步时钟源产生的互调产物

图3.  由异步时钟源引起的互调产物

 

此外,基频和其他互调产物(包括其谐波)之间的总和或差异会产生额外的高阶音调。虽然这些音调可能存在于您感兴趣的信号带宽之外,但它们仍然会混叠到ADC通带中并降低AC规格,如SNR和总谐波失真。

图4中的快速傅里叶变换(FFT)说明了这些互调效应。使用具有短路输入(0 V差分输入)的ADC,处理器时钟设置为12 MHz,而ADC调制器时钟降至11.996 MHz,产生4 kHz的差异。

 

FFT显示4 kHz倍数的互调音调

图4.  FFT显示4 kHz倍数的互调音调

 

由于处理器和ADC时钟的差异,在4 kHz的频谱中出现二阶互调音,其中额外的谐波以4 kHz的倍数产生。这说明了互调产物如何直接落入ADC的通带并产生噪声。

为了缓解这个问题,宽带宽应用通常使用一个时钟源来生成系统中使用的所有其他频率,以确保它们都是同步的。另一种有用的缓解技术是选择最不可能在感兴趣的信号带宽内产生音调的时钟频率和采样率。

 

时钟的最佳PCB布局实践

在设计时钟源的PCB布局时,请注意尽可能保持时钟信号的清洁。虽然它被认为是数字输入,但将时钟信号视为另一个重要的模拟信号。最大限度地减少走线阻抗,远离串行外设接口(SPI)信号和其他噪声电路的走线,并考虑在串联电阻和并联电容中包含PCB封装,以帮助处理反射或过冲。图5显示了ADS127L01EVM的示例时钟布局。

 

示例时钟布局

图5.  示例时钟布局

 

图5中的红线跟踪从源到ADC的时钟路径(U26,以红色突出显示)。时钟路径以时钟源(Y1)开始,然后将其送入时钟扇出缓冲器(U23)。这两个组件在图5的右上角以蓝色突出显示。时钟扇出缓冲器生成两个相同的原始输入时钟频率副本:一个用于驱动ADC,另一个用于驱动微控制器(通过R55)。

要转到ADC,时钟信号通过一个与时钟缓冲器输出串联的小型43Ω电阻(R56)继续工作,以帮助抑制反射。然后,时钟信号连接到跳线(JP6),跳线选择三种不同ADC时钟频率中的一种。另外两个时钟频率由两个D触发器产生(U24和U25,图5中以黄色突出显示)。这些组件将时钟缓冲器输出分频以产生其他两种模式的时钟:“低功率”(LP)模式和“极低功率”(VLP)模式。所有三种模式选择也与原始时钟源同步。在图5中,红色实线经过“高分辨率”(HR)模式选择。

跳线后,所选时钟信号在到达ADC时钟引脚之前通过另一个电阻(R60)和并联电容(C76)。路径保持尽可能短和直接。SPI接口信号(以绿色突出显示)也会远离时钟输入,直到它们到达ADC。

 

额外的时钟提示以获得最佳性能

如果您遵循此处提供的时钟布局指南但仍怀疑您的时钟会降低ADC性能,则还需要测试一些与时钟相关的其他问题。

 

ADC输入的时钟信号质量 

如果ADC时钟输入引脚上的时钟信号显示过多的过冲和振铃,则可能需要通过增加或增加小串联电阻和并联电容(分别为图5中的R60和C76)的大小来进一步转换时钟边沿。添加这些组件有效地将低通滤波器应用于时钟输入,同时保留基本时钟频率。
您可能还会注意到时钟边缘看起来像“架子”或“台阶”。这是由时钟信号沿着迹线传播并进入高阻抗输入时的反射引起的。串联电阻有助于抑制这些时钟反射。

 

ADC上的电源引脚

由于ADC的DVDD输入和时钟源或时钟缓冲器可能共用同一数字电源,因此请检查这些引脚是否存在较大的瞬态。瞬变是由突然的电流需求引起的,可能需要额外的去耦电容来抑制。但在选择去耦电容的尺寸时要小心:较小的去耦电容具有较小的电感,可以更快地提供所需的电流,而较大的去耦电容有助于存储大量必要的电荷并滤除电源轨上的任何噪声。可能需要结合使用去耦电容器尺寸来保持数字电源的安静和稳定。

另一种有助于减少耦合到ADC输出的瞬态的技术是在ADC数字电源引脚和时钟源或时钟缓冲器电源引脚之间放置一个小的铁氧体磁珠。

 

拆分地平面

如果您的PCB尺寸禁止将时钟电路远离敏感的模拟电路,则可能有助于部分地分离地,以隔离时钟电流的返回路径。但是,请始终将接地层的两侧尽可能靠近设备,以避免ADC的模拟和数字部分之间存在显着的地电位差。

 

时钟源噪声的消除信号链

最后,遵循本文中建议的做法和程序应有助于避免最常见的时钟相关问题,并确保半导体工程师的您的时钟源不是信号链噪声的最大贡献者。