大米

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第一章 速度设计 1.1 High Throughput(高吞吐量)

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一 章节思维导图

        本章节主要是对FPGA 设计过程中,衡量系统速度的三个方面来进行的讲解。这三个方面主要是系统的吞吐量,延迟,以及基本时序。本章节着重讲了时序设计过程中,优化系统的几种方式,下图1是章节思维导图。

 

图1 章节思维导图

二 相关读书笔记

    2.1 High Throughput(高吞吐量)

        高吞吐量设计最主要的实现方式 :pipeline(流水线),采用流水线结构将系统完成单次数据处理所需要多周期转换为没个周期都能输出计算结果,以提高整个系统数据输出速率。流水线主要是思想是减少迭代,从而实现单个周期实现数据输出。

        举例 :

        这是一个计算3次方的计算,采用迭代 Verilog实现的计算方法(此处未考虑计算8bits 范围等)。


      下图为迭代方式的电路结构,计算结构都是一个D触发器作为结果的缓存。完成一次计算需要3个周期,所以此设计吞吐量为 8/3(bit/clock)。

       下面是采用流水线优化系统,采用3级流水。

        实现结果为完成一次计算需要1个周期,有3个周期的延时。实现了吞吐量为8(bit/clock)。

       上面的优化也说明了流水线的特点。整个结构像一个数据加工的流水线,每一级的D触发器都是节点。两个节点之间的逻辑是流水线上的加工,因此当前数据完成传输至下一级。同时,上一级的数据也传输至这一级,从而实现每一个周期都有运算结果输出,从而增加了系统数据吞吐量。