从大四接触FPGA到毕业后从事FPGA工作，三年时间一晃就过去了。刚开始觉得Verilog 语法挺简单的，就没有系统的去了解其基本的语法知识，当工作两年后发现没有系统的语法知识虽然知道该如何建模、构建逻辑系统，但与一些大拿交流时瞬间就感觉到自己的差距了。同样的解决方案我却在具体细节时只能让自己懂无法让别人理解自己的设计意图，细细想想自己与他们的差距不仅仅是差在经验上。

系统的知识架构、合理的训练体系或许能让自己能快速温习这几年的积累。先列出大纲再慢慢填鸭，顺便也把这几年从各个厂商下载的培训资料也整理下。当我看到高亚军老师的书后，我才知道什么才是真正的技术学习笔记，什么才叫细节决定效率。高亚军老师在书中没章都会写出参考目录，记录技术手册的具体出处，让自己在出现类似工程案例时能够准确的找出相应资料。第一年工作时虽然也会有开发记录文档，但当积累到一定数量后自己查阅开发记录自己也懵逼了，我都不知道自己从哪份手册中折录的，结果后面做了很多重复的工作。所谓经验么，要不是前人的提点，那就是自己碰壁的记录；所以记录文档最重要是说明折摘的出处，技术资料验证过程和文档。

文档资料大都来源于各大厂商的WIKI、Github、厂商教程，DS，UG，appNote以及我最喜欢的OpenCores网站。在相关记录笔记中也会 给出 文档出处。

（一）Verilog HDL 基础   

            * 1. Veirlog HDL 基础 简介

            * 2. Veirlog HDL 模型的基本结构        

            * 3. Veirlog HDL 模块的组成

            * 4. 函数和任务

（二）Verilog 与数字逻辑电路建模

（三）测试平台与编写测试激励文件

（四）Verilog 语法要素 和编程风格

（五）设计技巧与时序约束

（六）状态机与经典电路

（七） AXI 设备 与AXI BFM

（八） MicroBlaze简介

（九）MicroBlaze 与 AXI外设

（十） 基于MicroBlaze 的嵌入式系统搭建