基于FPGA的NVMe over PCIe逻辑加速引擎之PCIe加速模块设计（下）
TLP读处理设计对于存储器读请求 TLP， 使用 Non-Posted 方式传输， 即在接收到读请求后， 不仅要进行处理， 还需要通过 axis_cc 总线返回 CplD， 这一过程由读处理模块执行， 读处理模块的结构如图2 所示。
发表于 4/5/2025 3:45:21 PM
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高性能RDMA IP，不断拓展
本IP设计目的是研究一款适合于FPGA端的通用性强，性能优越的RDMA IP开发。它采用RoCE V2 支持FPGA之间，与PC也可以，但PC端需要转接卡，将光纤转入PC端，例如100G的CX455A-ECAT 100Gbe 网卡。测试与PC之间传，结果表明，SEND模式达到71Gbps，READ达到91Gbps，Write达到96Gbps。已在 vcu118和zu47dr上验证通过
发表于 6/23/2024 10:51:04 PM
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