1  引言

频率合成器是通信、雷达、导航等微波设备中的核心器件之一。根据不同的应用要求，对频率合成器的相位噪声、杂散、频率步进和换频时间的要求也不相同。军用无线通信广泛采用跳频抗干扰体制，要求频率合成器同时满足低相噪、低杂散、小步进和快速换频等多种指标，设计实现难度比民用通信要高得多，也成为高速跳频通信的技术瓶颈之一。

目前，频率合成技术主要是锁相环（PLL）频率合成和直接数字频率合成（DDS）。锁相环（PLL）频率合成输出频率高，杂散低，但是步进大；直接数字频率合成（DDS）输出频率步进小，换频时间快，但是输出频率低，杂散多。由于二者具有互补性，因此一些性能指标要求高的的频率合成器往往将PLL和DDS技术组合使用。本文采用PLL+DDS技术设计并实现了L波段宽带高速跳频频率合成器，满足了军用跳频通信的要求。

2  设计方案

采用DDS激励PLL的方案，系统组成如图1所示。DDS输出频率作为锁相环的参考频率，经过N倍频后输出。

图1   L波段频率合成器组成原理

该方案具有以下优点：

1）相位噪声低。一般锁相环频率合成器的输出相位噪声由鉴相器的相位噪声基底和分频比N决定，并且会随N的增大而恶化20logN倍^[1]。采用高鉴相频率锁相环，降低分频比N，可以改善相位噪声。此外，锁相环工作在整数分频模式，鉴相器的相位噪声基底也会优于小数分频模式下的锁相环。

2）频率步进小。频率合成器的输出频率是DDS输出频率的N倍，由于DDS的频率步进可以做的很小，所以最后频率合成器的步进也可以很小，达到1Hz。

3）杂散低。DDS的不足是输出杂散多，经过锁相环环路滤波器后，带外杂散可以得到很好的抑制。落在带内的杂散可以通过选择合理的频率组合方案加以避免，实现低杂散。

该方案的不足是换频时间长。频合器的最终通过锁相环输出，DDS的换频时间很短，可达纳秒级，所以换频时间主要由锁相环的锁定时间决定。为提高锁定速度可采用两个频率合成器交替工作的方式，如图2所示。这种交替切换方式的换频时间一方面主要由开关的切换时间决定，一般是纳秒级。另一方面由配置频率字的时间决定，因为交替工作时需要预先对下一个要工作的频合器提前做频率配置。

图2  频合器工作在交替切换方式

3  锁相环环路设计

典型的锁相环频率合成器组成如图3所示。锁相环是一个负反馈系统，首先要考虑是稳定性问题，必须保证足够的增益裕量和相位裕量。一般来说，为保证系统稳定，要求增益裕量不小于10dB,相位裕量不小于30度^[2]。

现代频率合成器中的锁相环一般都是数字锁相环，使用的是带电荷泵输出的鉴频鉴相器，与传统的模拟锁相环相比，理想条件下，在锁定时两个比较信号的不仅频率可以相同，相位也能完全一致。但是在高鉴相频率下，受信号传输时延的影响，实际的数字锁相环中两个鉴相信号相位还是会有偏差^[3]。

环路滤波器设计是锁相环设计中的核心问题，要综合考虑环路增益、稳定性和带外杂散抑制问题。本设计中采用有源三阶环路滤波器，原理图如图4所示，设计环路带宽300kHz，相位裕量45度。

图3  锁相环频率合成器组成

图4  三阶有源环路滤波器原理图

4  性能指标

频率合成器输出频率范围：1000MHz～2000MHz；

频率步进：0.5kHz；

频率转换时间：≤50us；

相位噪声：偏离载波10kHz处小于-100dBc/Hz；

杂散电平：≤-60dBc。

5  测试结果

频合器测试结果如图5，图6所示，在1000MHz~2000MHz输出频率范围内，偏离载波10kHz处相位噪声优于-105dBc/Hz ，杂散电平小于-65dBc，全频段换频时间最大是43us,频率步进可达100Hz，满足指标要求。

图5  频合器输出相位噪声

图6  频合器输出频谱

6  结束语

随着宽带跳频通信的发展，对频合器的要求越来越高，单独一种技术已经很难满足所有要求。设计者对各种指标的权衡更加困难，方案设计的合理性更加重要。本文采用DDS激励PLL的方案，成功设计并实现了一种L波段高速跳频频率合成器，具有工程参考价值。

参 考 文 献

[1]  白居宪. 低噪声频率合成.西安交通大学出版社,1995.

[2]  Vadim Manassewitsch: Frequency Synthesizers Theory and Design, Third Edition. John Wiley &Sons, Inc. 2005.

[3]  Dean Banerjee: PLL Performance, Simulation, and Design. Fourth Edition. USA National Semiconductor. 2004.