DVB-S 调制器FPGA设计方案
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发表于 11/4/2018 9:56:00 AM
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1. 功能目标
根据EN300421v010102标准，实现DVB-S发送的基带处理部分。该产品也可以作为一个独立的DVB-S调制器FPGA IP core 使用。
2. 系统框图
整个系统框图如下所示。
3. 系统实现
系统使用统一的时钟Fsys =Fsymbol*N，其中Fsymbol为符号率，N为抽取系数，暂定为4，M为每个符号进行星座映射的比特，对QPSK为2， 保持数据输入的速率大于发送的数据速率。并通过填充程度，控制数据输入的节奏。
4. 各模块工作频率
Band width | DDS_out = Fsymbol | DDS_clk | DAC 内部倍频 | Fsys(gclk) | CLK2(fclk) | 内插系数 | 最小字节读取时钟 |
0 | 24 =< ~< 48 | Fsymbol*2 | 4 | Fsymbol*4 | Fsymbol*2 | 2 | |
0 | 12 =< ~< 24 | Fsymbol*2 | 4 | Fsymbol*4 | Fsymbol*2 | 2 | 16 |
1 | 6 =< ~< 12 | Fsymbol*4 | 8 | Fsymbol*8 | Fsymbol*4 | 4 | |
2 | 3 =< ~< 6 | Fsymbol*8 | 8 | Fsymbol*16 | Fsymbol*8 | 8 | |
3 | 1．5 =< ~< 3 | Fsymbol*16 | 8 | Fsymbol*32 | Fsymbol*16 | 16 |
5. 功能参数
射频输出范围：950~2150MHz
调制方式 QPSK
符号率 1.5~45 M symbol/s
编码率 1/2,2/3,3/4,5/6,7/8
