时序分析工具分析两个路径：setup路径和hold路径

        setup路径：要求输入到达寄存器输入端的时刻一定要早于T（setup）要求的时间。此时clock relationship为clk的周期，比如：latch edge-launch edge=10ns

        hold路径：要求数据到达寄存器输入端的延时一定要大于寄存器的T（hold）。要让上个周期输出的数据没有在本次launch edge之后的T（hold）时间内就发生变化，此时的clock relationship为0，即latch edge-launch edge=0ns

1、主时钟

    create_clock -period XX - name XXX {get_ports {XXX}}

    create_clock    :    为固定格式，表示是一个时钟

    -period XX     ：   表示该时钟的频率，-period 20 表示该时钟的频率是20ns

    - name XXX   ：    表示这个时钟在这条约束里的名称，该名称只是一个别称，方便后面时序约束语句的引用

    {get_ports {XXX}}    ：    表示设计文件里的时钟名

    一般常用格式举例    ：    create_clock -period 20 {get_ports clk}

    多个时钟时：对每个时钟进行约束

2、PLL时钟

    假设锁相环的输入为50MHz，命名为sys_clk

    create_clock -period 20- name clk0 {get_ports {sys_clk}}

    derive_pll_clocks

3、不确定时间自动检测

    derive_clock_uncertainty

    用于交互时钟(inter-clock)、内部时钟(intra-clock)和I/O接口的不确定时间的自动检测

4、不希望综合工具进行分析的路径

    set_false_path -from rst_n -to *

指定rst_n为不需要。。。复位信号作为全局信号，一般不希望编译对其做出优化