仿真验证概述

本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》

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         仿真测试是FPGA设计流程中必不可少的步骤。尤其在FPGA规模和设计复杂性不断提高的今天，画个简单的原理图或写几行代码直接就可以上板调试的轻松活儿已经一去不复返。一个正规的设计需要花费在验证上的工作量往往可能会占到整个开发流程的70%左右。验证我们通常分为仿真验证和板级验证，在设计初步完成功能甚至即将上板调试前，通过EDA仿真工具模拟实际应用进行验证是非常有效可行的手段，它能够尽早的发现设计中存在的各种大小bug，避免设计到了最后一步才返工重来。因此，仿真在整个验证中的重要性可见一斑。（特权同学，版权所有）

         提到仿真，我们通常会提testbench的概念。所谓testbench，即测试平台，详细的说就是给待验证的设计添加激励，同时观察它的输出响应是否符合设计要求。如图9.1所示，测试平台就是要模拟一个和待验证设计相连接的各种外围设备。（特权同学，版权所有）

图9.1 设计与验证

         初学者在刚接触仿真这个概念的时候，可能以为仿真只是简单的用一些开发软件自带的波形发生器产生一些激励，然后观察一下最后的波形输出就完事了。但是对于大规模的设计，用波形产生激励是不现实的，观察波形的工作量也是可想而知的。例如，对于一个16位的输入总线，它可以有65536种组合，如果每次随机产生一种输入，那用波形岂不累死人。再说输出结果的观察，对应65536种输入的65536种输出，看波形肯定让人花眼缭乱。所以，testbench应该有更高效的测试手段。对于FPGA的仿真，使用波形输入产生激励是可以的，观察波形输出以验证测试结果也是可以的，波形也许是最直观的测试手段，但绝不是唯一手段。（特权同学，版权所有）

         如图9.2所示，设计的测试结果判断不仅可以通过观察对比波形，而且可以灵活的使用脚本命令将有用的输出信息打印到终端或者产生文本进行观察，也可以写一段代码让他们自动比较输出结果。总之，testbench的设计是多种多样的，它的语法也是很随意的，不像RTL级设计代码那么多讲究，它是基于行为级的语法，很多高级的语法都可以在脚本中使用。因为它不需要实现到硬件中，它是运行在PC机上的一段脚本，所以相对RTL级可以做得更容易更灵活一些。但是，使用Verilog的验证脚本也有很多需要设计者留意的地方，它是一种基于硬件语言但是又服务于软件测试的语言，所以它常常游离于并行和顺序之间让人琢磨不透。不过，只要掌握好了这些关键点，是可以很好的让它服务于我们的测试。（特权同学，版权所有）

图9.2 验证输出