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勇敢的芯伴你玩转Altera FPGA连载30:可综合的语法子集1

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勇敢的芯伴你玩转Altera FPGA连载30:可综合的语法子集1

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所谓可综合的语法,是指硬件能够实现的一些语法,这些语法能够被EDA工具所支持,能够通过编译最终生成用于烧录到FPGA器件中的配置数据流。无论是Verilog语言还是VHDL语言,可综合的子集都很小。但是如何用好这些语法,什么样的代码风格更适合于硬件实现,是每一位初学者都需要下功夫好好掌握的。

下面是常用的RTL级的Verilog语法及其简单的用法描述。Verilog和C语言的语法上确实有很多相似相通之处,学习语法时相互类比进行记忆也未尝不可,但是笔者担心一旦过多的混淆C语言和Verilog,会让初学者误入歧途,毕竟Verilog和C语言在本质上存在着很大的差异,尤其是他们的设计思想和实现载体存在着很大的差异,所以希望大家在语法的学习过程中,尽可能多去了解和比对相关语法最终实现的硬件电路,从而尽快的从软件式的顺序思维中解脱出来,更好的理解硬件式的并行处理。

模块声明类语法:module…endmodule

在每个verilog文件中都会出现该语法,它是一个固定的用法,所有的功能实现语法最终都应该包括在“…”中。Module的语法如下所示,module后的my_first_prj为该module的命名,取名没有任何限制(默认数字、下划线和字母的组合均可),随后一个“()”内罗列出该模块所有的输入输出端口信号名。

module my_first_prj(<端口信号列表> … );

<逻辑代码> …

endmodule

端口声明:input, output, inout(inout的用法比较特殊,需要注意)。

每个module都会有输入输出的信号用于和外部器件或其他module通信衔接。对于本地module而言,这些信号无非可以归为三类,即输入(input)信号,输出(output)信号和双向(inout)信号。通常在module语法后紧接着就要申明该模块的所有用于与外部接口的信号。语法上来讲,这些信号名也都要在module名后的“()”内列出。

最常见的三种端口申明实例如下:

    input clk;

    input wire rst_n;

    input [7:0] data_in;

第1个申明表示1bit的名称为clk的输入信号端口,第2个申明表示wire类型的1bit的名称为rst_n的输入信号,第3个申明则表示8bit的名称为data_in的输入信号。