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// PLL操作相关的 寄存器

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/* Phase Locked Loop (PLL) */

/* PLL控制寄存器*/

#define PLLCON                      (*((volatile unsigned char *) 0xE01FC080))      //PLL控制寄存器

#define PLLCFG       (*((volatile unsigned char *) 0xE01FC084))            //PLL配置寄存器

#define PLLSTAT         (*((volatile unsigned short*) 0xE01FC088))           //PLL状态寄存器

#define PLLFEED          (*((volatile unsigned char *) 0xE01FC08C))   

//PLL feed寄存器，用于锁存PLLCON和PLLCFG

PLL Control register (PLLCON - 0xE01F C080)

PLL Configuration register (PLLCFG - 0xE01F C084)

PLL Status register (PLLSTAT - 0xE01F C088)

PLL modes

PLL Feed register (PLLFEED - 0xE01F C08C)

         要使PLLCON和PLLCFG寄存器的当前设置有效，必须先后向PLLFEED寄存器写 入0xAA,0x55（此操作作为PLLCON和PLLCFG设置信息的锁存信号，在此锁存信号到来前PLL当前的设置不一定 是PLLCON和PLLCFG寄存器的设 置）。

PLL and Power-down mode

Power-down模式自动关闭并断开PLL连 接，Wake-up后不会自动恢复PLL设 置，必须软件重新设置。

PLL frequency calculation

FOSC                   来自外部晶振的时钟频率

FCCO                   PLL当前控制的晶振频率

CCLK        PLL输出频率（也是处理器的时钟频率）

M PLL      在PLLCFG寄存器中设置的MSEL倍频系数值

P PLL       在PLLCFG寄存器中设置的PSEL分频系数值

CCLK = M × FOSC         或者      CCLK = FCCO / (2 × P)

FCCO = CCLK × 2 × P        或者      FCCO = FOSC × M × 2 × P

FOSC 的频率范围是10 MHz 到25 MHz

CCLK 的频率范围是10 MHz 到Fmax

FCCO 的频率范围是156 MHz 到320 MHz

APB divider

         APB分频器决定了处理器时钟（CCLK）和外设器件时钟（PCLK）之间的关系。APB分频器有两个作用。

         首先，提供APB总线需要的外设PCLK，以使得它们能够在ARM处理器选择的速度工作。为了达到这个目的，APB总线也许放慢到处理器时钟的一半或者四分之一。

         其次，当应用中处理器不需要外设工作时，APB分频器允许进行省电模式。

APBDIV寄存器，R/W，复位值为0x00，地址为0xE01FC100。