PCIe扫盲——ReTimer和ReDriver简介
自2019年下半年，PCIe Gen5正式发布以来，其单个Lane/Channel速率已达32Gbps，传统的FR4电路板支持这么高的速率是完全不可能的事情。即使面对的是Gen4带来的16Gbps，FR4仍在瑟瑟发抖……
发表于 2021/3/21 16:58:55
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Lattice Radiant 加密RTL设计文件简明教程
Lattice Radiant软件是Lattice近年来新推出的FPGA开发平台，主要针对的是2019以后发布的新器件。之前我转载过一篇关于如何使用Diamond中的Synplify Pro产生NGO文件（黑匣子）来加密用户RTL设计文件的...
发表于 2021/1/7 10:44:01
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常见串行通信协议误码率（BER）比较
本文简单统计了常见的串行通信协议的Spec所定义的最高误码率（Bit Error Ratio，BER）要求，并做必要的简单说明。
发表于 2021/1/5 13:18:02
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【转】差分晶振LVPECL、LVDS、CML和HCSL输出模式介绍
常见的查分晶振支持的信号类型有LVPECL（低电压正发射极耦合）逻辑），LVDS（低电压差分信号），CML（电流模式逻辑）和HCSL（HighSpeed当前指导逻辑）。
发表于 2020/12/5 19:19:59
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Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持
本文主要介绍Lattice近期发布的两款芯片对PCIe协议的支持，以及相关IP的使用方法和注意事项。
发表于 2020/7/3 9:04:42
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【转】AMBA学习笔记——协议演进概述
随着深亚微米工艺技术日益成熟，集成电路芯片的规模越来越大。数字IC从基于时序驱动的设计方法，发展到基于IP复用的设计方法，并在SOC设计中得到了广泛应用。在基于IP复用的SoC设计中，片上总线设计是最关键的问题。为此，业界出现了很多片上总线...
发表于 2020/6/28 13:33:43
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PCIe扫盲——128/130b编码详解
前面的文章介绍过PCIe的Gen1和Gen2模式下，物理层使用的是8b/10b的编码。这种编码方式能够实现直流均衡，并且能将数据流中的连0连1控制在5个以内（最多5个连续的1或者0）。但是8b/10b编码的缺点也很明显，
发表于 2020/5/25 11:02:43
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【转】高速电路中的电阻端接总结
电路为什么需要端接？众所周知，电路中如果阻抗不连续，就会造成信号的反射，引起上冲下冲、振铃等信号失真，严重影响信号质量。所以在进行电路设计的时候阻抗匹配是很重要的考虑因素。对我们的PCB走线进行阻抗控制已经不是什么高深的技术了，基本上是每个...
发表于 2020/3/4 13:00:25
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PCIe扫盲——关于PCIe参考时钟的讨论
本文来聊一聊PCIe系统中的参考时钟，主要参考资料为PCIe Base Spec和CEM Spec。在1.0a和1.1版本的PCIe Base Spec中并没有详细的关于参考时钟的描述，而是在与之对应的CEM Spec中提及。从V2.0版的PCIe Base Spec开始，在物理层电气子层章节中增加了参考时钟相关的内容，同时提出了PCIe参考时钟的三种架构：
发表于 2020/1/16 9:17:03
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推荐两个实用的PCIe工具软件
本文向大家推荐两个实用的PCIe相关的工具软件，Mindshare的Arbor和Teledyne LeCroy的TeleScan PE。
发表于 2020/1/15 13:14:17
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PCIe V1.1/V2.1/V3.0 Changes Overview
本文将简要地介绍PCIe V1.1相对于V1.0a的主要更新，V2.1相对于V2.0的主要更新，V3.0相对于V2.1的主要更新。主要参考资料来自于Mindshare，将作为附件放在本文的末尾处。
发表于 2020/1/15 11:01:52
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PCIe中的Crosslink与Multi-Root/Multi-Processor系统
在PCIe总线中，Switch是一个特殊的设备，该设备由1个上游端口和2~n个下游端口组成。PCIe总线规定，在一个Switch中可以与RC直接或者间接相连的端口为上游端口，在PCIe总线中，RC的位置一般在上方，这也是上游端口这个称呼的由来。在Switch中除了上游端口外，其他所有端口都被称为下游端口。下游端口一般与EP相连，或者连接下一级Switch继续扩展PCIe链路。其中与上游端口相连的P
发表于 2020/1/15 10:27:00
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Synplify Pro的RTL视图与Technology视图以及优化分析
在进行Verilog/VHDL Coding的时候，很多人喜欢先通过检查设计的RTL视图是否符合预期，然后在通过功能仿真和时序仿真来验证设计的功能正确性。
以Lattice Diamond/Radiant 开发工具中集成的Synplify Pro为例，用户可以在弹出的Synplify Pro的界面中的HDL-Analyst->RTL打开RTL视图（综合完成之后）。
发表于 2020/1/8 15:00:32
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电源完整性分析——数字IC电源静噪和去耦应用手册
推荐一份关于电源完整性分析的学习资料——数字IC电源静噪和去耦应用手册。该资料来源于日本的村田制作所，有中文版的和英文版本。不过中文版中有很多地方翻译的不太妥当（可能是日本人翻译的中文版），建议直接阅读英文版的或者结合英文版的一起阅读。
发表于 2019/11/2 16:21:07
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ECP5/ECP5-5G SerDes复位解读
这篇文章将详细地聊一聊ECP5/ECP5-5G SerDes的复位结构，以及需要的注意事项。考虑到SerDes/PCS是整个FPGA中最为复杂的数模混合设计，其对上电/复位顺序有着严格的要求。为了方便用户快速使用SerDes，而不用过多的去...
发表于 2019/11/1 9:57:19
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