本案例：明德扬首创全新FPGA设计技巧--至简设计法，教你如何一步一步去完成一个复杂电路的设计，里面很多有实用技巧，熟练运用这些技巧，有助于你写出非常优秀的FPGA设计代码。非常简洁易读，欢迎比较。

FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。

1.时序逻辑的模板

在GVIM输入“Shixu”并回车，如下图所示

就能得到下面的时序逻辑的模板。

2.输入“Shixu2”并回车

就能得到带有2个if条件的时序逻辑代码。

3.输入“Shixu3”并回车

就能得到带有3个if条件的时序逻辑代码。