逻辑内部PLL在没有复位信号控制的情况下，能否在FPGA加载成功之后，PLL 100%正常工作及锁定？

a)       可以锁定，PLL的特性时钟信号发生变化会去重新锁定的。举个简单例子，切断时钟源再恢复，PLL的Lock会无效，再重新锁定后变有效，DCM则不会。

b)       使用PLL Lock做复位信号时，尽量把LOCK产生的复位展宽一段时间，即LOCK之后再持续复位一段时间。因为LOCK的同时PLL的输出时钟才有，如果此时马上释放复位，同步复位的逻辑不能可靠复位。