SignalTap:如何使用SignalTap II觀察reg值?

发表于 12/8/2010 3:50:44 PM 阅读（1582）

转自：真 OO无双之真乱舞书

http://www.cnblogs.com/oomusou/archive/2008/03/14/1106549.html

Abstract
Quartus II內的SignalTap II是debug Verilog很好的工具，不過似乎有時無法顯示reg的值，我發現一個小技巧可解決這個問題。

Introduction
使用環境：Quartus II 7.2 SP1 + DE2(Cyclone II EP2C35F627C6)

本文是我較早期的方法，並不是很理想，建議參考(原創) 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quartus II) (SignalTap II)

在Altera提供的SignalTap II的tutorial中，大都強調trigger的使用，並且觀察的都是wire，可是在實務上，常需要觀察的是reg，如以下一個很簡單的計數器

Verilog

module SignalTapII_register(
   CLOCK_50,
   RESET_n
 );
 
 input CLOCK_50;
 input RESET_n;
 
 reg [31:0] counter;
 
 always@(posedge CLOCK_50 or negedge RESET_n) begin
   if (!RESET_n)
     counter <= {32{1'b0}};
   else
     counter <= counter + 1;
 end
 
 endmodule

現在想用SignalTap II觀察counter這個reg的值。

但很不幸的，在SignalTap II竟然看不到reg counter。

若選擇Design Entry(all names)，是可以找到reg counter。

嘗試將counter加進去後，用Quartus II重新編譯，並執行SignalTap II，卻發現counter值都是0，顯然不合理。

Solution
我發現了一個方法，可以在SignalTap II顯示reg值，若有人有更好的方法，歡迎告訴我。我們試著將Verilog改成如下所示

Verilog

/* 
 (C) OOMusou 2008 http://oomusou.cnblogs.com
  
  Filename    : SignalTapII_register.v
  Compiler    : Quartus II 7.2 SP1
  Description : Demo how to debug reg in SignalTap II
  Release     : 03/15/2008 1.0
 */
 
 module SignalTapII_register(
   CLOCK_50,
   RESET_n,
   oCounter
 );
 
 input CLOCK_50;
 input RESET_n;
 output [31:0] oCounter;
 
 reg [31:0] counter;
 assign oCounter = counter;
 
 always@(posedge CLOCK_50 or negedge RESET_n) begin
   if (!RESET_n)
     counter <= {32{1'b0}};
   else
     counter <= counter + 1;
 end
 
 endmodule

和之前的程式的差異，在於我多了一個output oCounter，然後在21行將reg counter assign給oCounter，利用Quartus II重新編譯後，再用SingnalTap II觀察，發現多了reg counter。