对读者的假设

已经掌握：

• 可编程逻辑基础
• Verilog HDL基础
• 使用Verilog设计的Quartus II入门指南
• 使用Verilog设计的ModelSIm入门指南

内容

1 编码器

1.1 二进制编码器

二进制编码器，即把来自2^n条输入线路的信息，编码转换成二进制码。其输入为独热码，输出为二进制码。此处以4~2编码器为例。

表1 4~2编码器的真值表

代码1.1.1 使用case语句描述的4~2编码器（可综合

01 module encoder(  
02   input      [3:0] iA,  
03   output reg [1:0] oQ  
04 );  
05    
06 always @ (*)  
07   case(iA)  
08     4'b0001 : oQ = 2'b00;  
09     4'b0010 : oQ = 2'b01;  
10     4'b0100 : oQ = 2'b10;  
11     4'b1000 : oQ = 2'b11;  
12     default : oQ = 2'b00;  
13   endcase 
14    
15 endmodule 

于输入的选项并没有优先级，因此第6~7行，采用case语句来描述编码器。如前文所述，对于不完全的case选项，为了避免前后仿真不一致及锁存器的生成，第12行加入了deflaut语句赋初值。实际上在这种情况下，在敏感列表之后赋初值的效果是一样的。

图1.1.1 4~2编码器的RTL视图

代码1.1.2 4~2编码器的testbench（不可综合，仅用于仿真）

图1.1.2 使用case语句描述的4~2编码器的功能仿真波形

1.2 优先编码器

如表2所示，优先级分别为:i3 > i2 > i1 > i0；对于这种有优先级的编码器，我们可以采用casez语句来描述。

表2.1 4~2优先编码器的真值表

代码1.2.1 使用case语句描述的4~2优先编码器（可综合）

第6~13行，采用casez来描述优先编码器。注意：对于无关项输入的描述，使用“?”描述优于使用“x”，详情见参考1；在可综合的代码中，不要使用casex。

图1.2.1 使用case语句描述的4~2优先编码器RTL视图

代码1.2.2 使用if-else-if语句描述的4~2优先编码器（可综合）

对于带优先级的电路，使用if-else-if来描述，应该是轻而易举的事情。注意：优先级高的，放在前面描述；else不要丢。

图1.2.2 使用if-else-if语句描述的4~2优先编码器

代码1.2.3 4~2优先编码器的testbench（不可综合，仅用于仿真）

图1.2.3 使用case语句描述的4~2优先编码器的功能仿真波形

图1.2.4 使用if-else-if语句描述的4~2优先编码器的功能仿真波形

图1.2.3和图1.2.4的波形一致，说明两种描述方式虽然RTL视图有所不同，但其功能上是一致的。

2 译码器

译码器刚好与编码器相反，即输入二进制码，输出独热码。此处以2~4译码器为例。

代码2.1 使用case语句描述的译码器（可综合）

第6~15行，由于输入刚好是2^n个选项，因此没有加入default语句（没有其他选项可能出现），而在敏感列表之后给输出寄存器赋初值（避免生成锁存器）这一良好的代码风格一定要提现出来。

图2.1 使用case语句描述的译码器的RTL视图

代码2.2 使用case语句描述的译码器的testbench（不可综合，仅用于仿真）

图2.2 使用case语句描述的译码器的功能仿真波形

3 码型转换器

有了编码器和译码器的基础，下面我们举一小例来讨论一下码型转换器。此处以共阳的七段数码管段码查找表为例。

图3.1 七段数码管

表3.1 七段数码管段码查找表

代码3.1 七段数码管段码查找表（可综合）

图3.1 七段数码管段码查找表的RTL视图

代码3.2 七段数码管段码查找表的testbench（不可综合，仅用于仿真）

第8~9行，使用for语句来产生激励数据。注意for内不能没有表达式哟。for语句主要用作复制电路，没有语句，就像此处一样，用“;”表示无需复制电路。

右键所需观察的信号，选择Radix>Hexadecimal，以十六进制形式查看信号值。如图3.2所示。

图3.2 以十六进制形式查看信号值

图3.3 七段数码管段码查找表的功能仿真波形

4 小结

经过上面的讨论，我们发现，一般情况下，可综合的代码仅仅使用了if-else-if和case语句，几乎涉及不到其他语句。由于可用综合的语句较 少，因此描述起来也比较灵活，这就使得代码风格显得尤为重要。然而，好的代码风格需要长时间方能练就，作为初学者，我们不仅要经常比对自己所描述电路综合 和仿真效果是否和想法一致，还需要多读一些官方推荐的文档及一些大师的论文，因为我们个人的能力毕竟有限，我们要善于借鉴已有的经验以消化利用。所谓心中 有点路，此话应当这样理解，心中本无电路，练得多了，电路才能扎根于我们的思维中，彼时我们才能游刃有余地来描述所需电路。

辅助阅读

1. Altera.Recommended HDL Coding Styles

参考

1. Cliff Cummings' Award-Winning Verilog & SystemVerilog Papers. "full_case parallel_case", the Evil Twins of Verilog Synthesis

2. Wikipedia.Seven-segment display