Q1：设计中用到厂商提供的IP时，编译时出现“(vopt-3473) Component instance "XXXX" is not bound.”
A1：编译时，需要把所需的Libray添加到编译命令中，如“vsim -L C:/Modeltech_6.2b/xilinx_lib/XilinxCoreLib ......”。

Q2：vhdl 和verilog混合仿真时，vhdl和verilog代码中会调用同一个组件，但是他们分别来自不同的library，如unisim和 unisim_ver，它们相互并不通用，及verilog不能调用unisim_ver的组件，会造成组件找到却没办法绑定的错误，如：“Port 'Q' not found in the connected module”？
A2：当仿真时，由于vhdl代码中会指定从那个库文件里面提取，而verilog代码中没有，所以使用vsim命令时，把verilog所需的库放在第一个，而后放vhdl所需的库，这样，verilog会从unisim_ver代码开始查询组件。

Q3："ERROR: ../<project>/<module.v>: Unresolved reference to 'glbl' in 'glbl.GSR'"
A3： 在仿真工程中添加glbl.v文件（一般在~/ise/verilog/src/glbl.v，同理Quartus）,把testbench.v和 glbl.v同时选中后进行仿真，即vsim -t 1ps -L unisims_ver work.glbl work.tb。