在这些Boundary Condition定义之后，上述4种Path事实上都可看成是第1种Path（Flip-Flop到Flip-Flop）。也就是说，加上 Boundary Condition后，只要Clock给定，所有Path的Timing Constraint就会自动给定。。

图十八

图十九

由 于每个Path都有Timing Constraint，所以时序分析都能够进行。但在某些情况下，有些Path的分析可能没有意义，因此你会想忽略这些Path的分析。或是有些Path 分析的方式不一样，你会想指定这些Path的分析方式。此时就要设定一些Timing Exception，如False Path和Multi-cycle Path等等来处理非一般性的时序分析。

STA流程及分析方式

STA的流程如图二十所示，而其分析验证的项目就是我们前文提及之时序检查相关的Timing Arc，如Setup Time、Hold Time等等。以下我们针对Setup Time举1实际范例来说明STA的分析方式。

图二十

Setup Time

设计电路如图二十一所示，时序模型（Timing Model）及时序限制（Timing Constraint）如下：

图二十一

• 所有逻辑闸在输出讯号上升时最长的延迟时间为3ns，最短为2ns。
• 所有逻辑闸在输出讯号上升时最长的延迟时间为2ns，最短为1ns。
• 所有连线（Net）最长的延迟时间为2ns，最短为1ns。
• 所有Flip-Flop Clock到Q的延迟时间为3ns。
• 所有Flip-Flop的Setup Time为1ns（Ts）。
• 所有Flip-Flop的Hold Time为1ns（Th）。
• Clock周期为14ns（Dclkp）。
• Clock source latency为2ns（Dclks）。
• Clock network latency为3ns（Dclkn）。
• Clock uncertainty为1ns（Dclku）。
• B及C的input delay皆为1ns（Da、Db、Dc）。
• Y的output delay为3ns（DY）。

接下来，我们以Step-By-Step的方式说明时序分析的方式。

1.          首先找出所有Timing Path，我们只列出具代表性的3条Timing Path来加以说明。