专用集成电路复习
CH1 引论
1 数字电路的性能评价： 成本、功能、稳定性、性能和能耗。
2 集成电路的成本：
固定成本：研发、生产、市场、基础建设
可变成本：芯片成本、芯片测试成本、封装成本
3 成本与芯片面积之间的关系：芯片成本与面积的四次方成正比
4 反相器的再生性：再生性保证一个受干扰的型号在通过若干个逻辑级后逐渐收敛回到额定电平中的一个。再生性条件为：一个门的VTC应当具有一个增益绝对值大于1的过渡区，该过渡区以两个合法的区域为界，合法区域的增益应当小于1。这样的一个门具有两个稳定的工作点。这就清楚地定义了构成合法区域和过渡区边界的Vih和Vil电平。
5 传播延时tp=（tpLH+tpHL）/2
振荡周期 T=2*tp*N
6 深亚微米数字IC设计面临的挑战
微观：超高速电路设计、内部互联、噪声串扰、可靠性和可制造性、功耗、时钟分布
宏观：面市时间、百万门电路设计、高层抽象、IP复用、可预测性

CH3 器件
1 扩散与漂移
扩散：载流子从浓度高的区域向浓度低的区域移动，电子（n->p）空穴（p->n）
漂移：电荷在耗尽区边界形成方向n->p的电场，使电子从p->n移动，空穴（n->p）
2 结电容与偏压的定性关系：
1）高度非线性关系；
2）电容随反向偏置的增加而减小，5V偏压使电容降低2倍以上。
3）Cj = Cj0 / (1 – Vd / $0)m，m为梯度系数，对于突变结是1/2，对于线性或梯度结是
1 / 3。
3 MOS的阈值电压：沟道发生强反型时的Vgs值称为阈值电压。
Vt = $ms -2$f - Qb/Cox – Qss/Cox – Qi/Cox
Vt与几个因素有关：栅和沉底之间的功函数差、氧化层厚度、费米电势、沟道和栅氧层表面被俘获的杂志电荷，以及为调整阈值所注入的离子剂量。
4 深亚微米MOS的非理想特性（亚阈值电流、速度饱和响应）
亚阈值电流：当电压低于阈值电压时，MOS管已经部分导通，这一现象称之为亚阈值特性。亚阈值电流偏离了假设的MOS开关理想特性，动态电路依靠电荷在电容上的存储，因此它的工作可以因亚阈值漏电而收到严重影响。
速度饱和效应：沟道电场到达一临界值时，载流子的速度将由于散射而趋于饱和，使得晶体管电流与控制电压关系不再是平方，变成线性关系。
5 长沟道器件与短沟道器件的I/V特性：
长沟道：电阻区，晶体管的特性像一个电压控制的电阻；饱和区，像电压控制的电流源。Id与Vgs成平方关系。
短沟道：短沟道即使是非常小的Ids，由于速度饱和使得器件达到饱和。高电压时电流驱动能力明显下降。Id与Vgs曲线中，短沟的线性关系十分明显。
PMOS的短沟道影响没有NMOS大，因为空穴的迁移率比电子小。
6 MOS的等效电阻特性
1）电阻反比与器件的宽长比。晶体管的宽度加倍时将使电阻减半。
2）当Vdd>>Vt+Vdsat/2时，电阻实际上将于电源电压无关。当提高电源电压时，由于沟长调制效应使电阻的改善很小。
3）一点电源电压接近Vt，电阻会急剧增加。
7 MOS动态特性——各种情况下的电容
本征电容： MOS结构电容： Cgso=Cgdo=CoW
    沟道电容：   Cgcs   Cgcd    Cgcb
    截止    0    0    Cox*W*Leff
    线性   Cox*W*Leff/2 Cox*W*Leff/2 0
    饱和   Cox*W*Leff*2/3 0     0
    结电容（源漏反偏PN结耗尽区）：Cdiff = Cbottom+Csw  
额外电容： 互连线及负载

CH4 互连
1 互连线寄生效应对芯片的影响
导线引起电容、电阻和电感等寄生参数效应，影响有：
1）增加传播延时，引起性能下降。
2）影响能耗和功率分布。
3）引起额外的噪声来源，从而影响电路的可靠性。

2 减小互连电阻的方法：先进工艺、互连材料、增加互连层。
3 互连Elmore延时时间（描述不清，看懂）
树形RC链
τdi=（∑）Ck*Rik
无分支的RC链
τdi=（∑）Ci*（∑）Rii
1）导线的延时是长度的二次函数；
2）分布rc线延时是集总RC模型预测延时的一半，集总模型代表了延时计算的保守估计。
4 导线电容经验规则：
1）rc延迟只在Tprc近似或超过驱动门的Tpgate才考虑；
2）rc延时只是在导线输入信号的上升（下降）时间小于导线的上升（下降）时间RC时才予以考虑，即Trise < RC。
5 趋肤效应
高频电流趋向导体的表面流动，使导体电阻随频率提高而增加。趋肤效应是对较宽导线才有的问题。采用良导体会使趋肤效应在较低频率时就发生。
CH5 CMOS反相器
1 静态CMOS反相器的重要特性：
1）电压摆幅等于电源电压，噪声容限大。
2）逻辑电平与器件的相对尺寸无关，无比逻辑。
3）低输出阻抗，对噪声和干扰不敏感。
4）极高输入阻抗。稳态输入电流几乎为0。
5）没有静态功耗。
2 反相器开关阈值与器件尺寸的特性关系：
当Vdd较大时，Vm ≈ rVdd / (1+r) , r = VsatpWp / VsatnWn
表面开关阈值取决于比值r，他是PMOS管和NMOS管相对驱动强度的比。
开关阈值Vm定义为Vin=Vout的点，一般希望Vm=Vdd/2。
1）Vm对于器件比值变化相对来说不敏感。
2）改变Wp和Wn比值的使VTC的过渡区平移。增加PMOS宽度，Vm向Vdd偏移，反之想gnd移动。输入干扰严重时可以通过提高反相器的阈值来得到一个正确的响应。
3 噪声容限
NMh=Vdd-Vih NMl=Vil
4 低工作电压下反相器的VTC特性
优点 1）反相器在过渡区的增益实际上随电源电压的降低而增大。
2）反相器在电源电压接近构成它的晶体管阈值电压时仍然能够很好的工作。
缺点 1）减少电源电压虽然会减少能耗，但是会增大门延时。
   2）dc特性对器件参数(如Vt)的变化变得敏感。
   3）降低电压意味着减少信号摆幅，虽可减少内部噪声，但对外部噪声更加敏感。
5 反相器器件尺寸比例与延时的关系
通常设计中PMOS管较宽，以使它的电阻与下拉NMOS匹配。如果对称性和噪声容限不是主要考虑因素，可能通过减小PMOS的宽度来加快反相器的速度。
反相器的本征延时tp0与尺寸无关，值取决于工艺及反相器的版图。
6 反相器链的优化设计方法
反相器的延时只取决于他的外部负载电容与输入电容的比值，称为等效扇出f=Cext/Cg。对于N个反相器串联，第N个反相器延时表达式：tpj=tp0*(1+fj/r)。
最优情况（Cgj+1 / Cgj = Cgj /Cgj-1）是每个反相器的尺寸都相对与它前面的反相器尺寸放大相同的倍数f，这样每个反相器都有相同的等效扇出（fi = f），因此有相同的延时。
f = n√(Cl / Cg1)= n√(F)
tp = N*tp0*(1+ n√(F)/ r)
F代表电路的总等效扇出。
r=0时，最优解f=e=2.71828
r=1时，最优解f=3.6，通常选择最优扇出为4.

7 理解功耗的三个来源：动态功耗、短路功耗、静态功耗
动态功耗：充放电电容引起（Pdyn = Cl*Vdd*Vdd*f0-1）
1）改变器件尺寸并降低电源电压是减小一个逻辑电路能耗的非常有效的方法。
2）在最优值之外过多的加大晶体管尺寸会付出较大的能量带价。
3）考虑能量时的最优尺寸系数小于考虑性能时的最优尺寸系数。
短路功耗：输入型号不为无穷大的斜率造成了开关过程中Vdd和GND之间在短时间内出现一条直流通路，此时NMOS和PMOS同时导通。（Pdp=tsc*Vdd*Ipeak*f=Csc*Vdd*Vdd*f）短路电流功耗可以通过使输入和输出型号的上升下降时间匹配来达到最小。
静态功耗：（Pstat=Istat*Vdd）总会有泄露电流流过位于晶体管源（或漏）与衬底之间的反相偏置二极管结，再温度较高时明显。
泄露电流的一个越来越突出的来源是晶体管的亚阈值电流。降低电路电压，亚阈值电压的选择代表了在性能和静态功耗之间的权衡取舍。
综合考虑：Ptott = Pdyn + Pdp + Pstat

CH6 组合电路
1动态电路和静态电路
静态电路：静态电路中，每一时刻每个门的输出通过一个低阻路径连到Vdd或者Vss上，同时在任何时刻该们的输出即为该电路实现的布尔函数值。
动态电路：依赖于把型号值暂时存放在高阻抗电路节点的电容上，动态电路的优点是所形成的门比较简单且别较快，但它的设计和工作比较复杂，并且由于对噪声敏感程度的增加而容易失败。
2 为何PDN由NMOS器件构成，PUN由PMOS器件构成？
NMOS管产生“强零”，PMOS管产生“强1”。NMOS可以将输出下拉至GND，而PMOS只能将输出拉低至Vtp。同样，PMOS可以将输出充电至Vdd，而NMOS器件最多将输出充电至Vdd-Vtn。
3 CMOS电路特性
1）全摆幅，搞噪声容限
2）无比电路
3）低输出阻抗
4）高输入阻抗
5）静态功耗极小
4 Fan-in和延时的关系
随着扇入的增加，采用互补逻辑的两大问题。
1）晶体管数目很多增加了该门的总电容，门的有低至高延时将随扇入数线性增加。
2）在门的PUN或PDN中晶体管的串联会使门进一步减慢。门的由高至低延时应是扇入的二次函数。
3）扇入大于或等于4时门将变得太慢，因此必须避免。
5 高fan-in时提高组合逻辑性能的设计方法。
1）调整晶体管尺寸：加大晶体管尺寸，可以降低串联器件的电阻和减小时间常数，但会产生较大的寄生电容，会增加传播延时，还会对前级产生较大负载。因此只有当负载以扇出为主时放大尺寸才有作用。
2）逐级增加晶体管的尺寸：实际版图较难实现。
3）重新安排输入，把关键路径上的晶体管靠近门的输出端可以提高速度。
4）重组逻辑结构，延时和扇入呈平方关系
5）降低电压摆幅
6）级联优化
X 逻辑路径的优化设计P186例题
G = 1*5/3*5/3*1 = 25/9
H = GFB=25/9*5*1=125/9
h = H开四次方=1.93=f1g1=f2g2=f3g3=f4g4
f2=b/a f3=c/b f4=5/c
解得a=1.16 b=1.34 c=2.60
6 降低翻转概率的设计方法
1）逻辑重组，可以降低功耗；
2）输入排序，推迟输入具有较高翻转概率的信号；
3）分时复用资源
4）通过均衡信号路径来减少毛刺。
7 有比逻辑：使用无条件负载替代PUN，输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺寸比。优点是晶体管数据明显减少，伪NMOS的一个主要缺点是当输出为低时，存在Vdd和GND的直流通路。
8 传输管逻辑及其改进方法
输出管逻辑：允许原始输入驱动栅端和源漏端来减少实现逻辑锁需要的晶体管数目。
优点：使用较少的晶体管实现给定的功能，也有降低电容的额外优点。
缺点：传输0有效，上拉至Vdd性能很惨。输出只能到Vdd-Vtn。传输关的输出端不能驱动另一个门的栅端口，以免多次阈值损失。
稳定有效的传输管设计：
1）电平恢复，只有在传输高电平时有效。
2）多种阈值晶体管，使用0阈值的NMOS传输管可以消除大部分阈值损失。缺点是依然会有亚阈值电流。
3）传送门逻辑，最广泛，NMOS传递强逻辑0弱逻辑1，PMOS传递强逻辑1和弱逻辑0。解决了阈值损害的问题。缺点是随着级联数的增加，传输延时大大增加。
9 动态逻辑的特性：
1）面积小，逻辑功能由PDN实现，需N+2个MOS管
2）噪声容限大，全摆幅，低电平GND，高电平VDD
3）无比电路，PMOS管尺寸和输出无关
4）速度快（和CMOS相比），减少了输入电容和负载电容，
pLH = 0, tpHL由PDN、Me和CL决定
5）功耗，无静态电流和电源地直通电流，时钟的引入，使功耗加大，CLK上有额外的负载
6）需要额外的CLK
问题：
1）电荷泄露：亚阈值电路和PN结漏电流
   解决方法：和点评恢复器类似
2）电荷共享：负载电容和内部寄生电容，输出电压下降
   解决方法：预充电
3）电容耦合：离输出最近的MOS管最显著，输出节点相对较高的阻抗使得电路对串扰的影响非常敏锐。
4)时钟贯通：预充电器件的时钟输入和动态输出节点之间的电容二和引起。

CH7 时序逻辑
1 组合电路vs时序电路
组合电路：任何时刻电路输出与其当前输入信号满足某个布尔表达式，而不存在任何从输出返回至输入的连接。
时序电路：输出不仅与当前输入数据有关，而且也与输入信号以前的值有关，可以通过把一个或多个输出连回到输入来实现，具有记忆功能。
2 时间参数
建立时间Tsu：时钟翻转之前数据输入（D）必须有效的时间。
维持时间Thold：在时钟边沿之后数据输入必须仍然有效的时间。
传播延时Tc-q：数据D从时钟有效边沿到稳定至Q端的时间。
最坏逻辑延时Tplogic
最小延时Tcd
最小时钟周期需要满足：T >= Tc-q + Tplogic +Tsu
对集群其维持时间的要求：Tcdregister + Tcdlogic >= Thold
3 锁存器Latch vs 寄存器Register
锁存器是构成边沿触发寄存器额主要部件，电平敏感。时钟高电平是处于透明模式，低电平时锁存下降沿的信号。
寄存器是边沿触发的，只在时钟翻转时才采样输入。主从结构是把一个正锁存器和一个负锁存器串联起来。
由交叉耦合的门构成的任何双稳态元件称为触发器。
4 主从边沿触发寄存器的建立时间、保持时间和传播延时的估算方法
反相器传播延时Tpd-inv
传输门传播延时Tpd-tx
建立时间Tsu = 3*Tpd-inv + Tpd-tx
传播延时Tc-q = Tpd-tx + Tpd-inv
维持时间Thold = 0时钟变为高电平后输入上的任何变化都不会影响输出。
5 动态CMOS寄存器的优缺点
优点：结构简单
Tsu = Tpd-tx
Tc-q = Tpd-tx + 2*Tpd-inv
Thold = 0
缺点：需要周期刷新，时钟重叠影响
1)一个被电容耦合到内部存储节点上的信号会注入相当大的噪声而破坏状态；
2）漏电电流引起低活动性器件的功率问题；
3）内部动态节点并不跟随电源电压的变化，降低了噪声容限。
6 其他结构
C2MOS，对时钟偏差不敏感
TSPC锁存器解决了时钟覆盖的问题
7 流水线：优化时序电路的方法
加速数字处理器的数据通路。将组合电路分块，每一部分比原来的总功能具有较小的传播延时，可以有效减少最小允许时钟周期。
流水线分为锁存型和寄存型流水线。
8 施密特触发器分析
1）对于一个变化很慢的输入波形，在输出端有一个快速翻转的相应。
2）VTC表明对正向和负向变化的输入型号有不同的开关阈值。滞环电压定义为这二者之差。
用途：将一个汗噪声或缓慢变化的型号变化为一个干净的数值输出信号。
CMOS反相器的开关阈值由PMOS管和NMOS管的导电因子比决定（kn/kp）决定。增加这一比率可使阈值Vm提高，减少这一比率使Vm降低。
设Vin最初为0，两个并联PMOS管作为上拉网络，一个NMOS作为下拉网络，等效晶体管比率为Km1/(Km2+Km4)，提高了开关阈值。

CH8 设计方法
半定制设计流程
1）设计获取
2）逻辑综合
3）版图前模拟和验证
4）版图规划
5）布局
6）布线
7）提取模型参数
8）版图后模拟验证
9）记带

CH9 互联问题
1 客服线间电容串扰的方法
1）尽量避免浮空节点；
2）敏感节点应当很好地与全摆幅信号隔离；
3）在满足时序约束的范围内应当尽可能加大上升（下降）时间；
4）在敏感的低摆幅布线网络中采用差分信号的传输方法；
5）不要使两条信号线之间的电容太大；
6）必要时可在两条信号中加一条屏蔽线——GND或Vdd
7）不同层上信号之间的线电容可以通过增加而外的布线层来进一步减少。
2 串扰对传播延时的影响
假设摄入的三条平行导线的信号同时翻转，中间导线的翻转与其相邻导线的翻转方向相反，此时，耦合电容的电压摆幅是信号摆幅的两倍，等效电容加倍，传播延时增加。由于耦合电容在深亚微米高密度布线结构的总电容中占很大一部分，这一电容的增加会对传播延时产生主要的影响。

CH11 运算电路
1 加法器优化性能的方法
Tadder = （N-1）*Tcarry + Tsum
逐位进位加法器的传播延时与N成线性关系，优化Tcarry比优化Tsum重要。
逻辑上的优化是重新安排布尔方程以得到一个速度较快或面积较小的电路。
电路层的优化则着眼于改变晶体管的尺寸以及电路的拓扑结构连接来优化速度。
电路设计优化：
1）静态加法器电路（28管，面积较大，速度较慢）；
2）镜像加法器（24管，面积和速度又都相当程度的改善）；
3）传输门型加法器（24管，和与进位输出具有近似的延时）；
4）曼彻斯特进位加法器链；
逻辑设计优化：
1）进位旁路加法器（进位信号为全1时，旁路输出，旁路加法器延时增加的斜率比逐级进位加法器平缓）；
2）线性进位选择加法器；
3）平方根进位选择加法器；
4）超前进位加法器。
2 乘法器的优化设计
乘法器一般结合了三个功能：产生部分积、累加部分积和最终相加。
部分积的累加：阵列乘法器；进位保留乘法器（在最坏的情况下关键路径最短并且唯一确定）；数型乘法器（节省了较大乘法器所需要的硬件，也减少了关键路径的传播延时，但是不规则使得版图更加复杂）；高性能乘法器经常采用流水线技术。
复习题
1 数字设计的质量评价，成本与芯片面积的关系。
芯片成本与面积的四次方成正比。数字设计的基本特性有：成本、功能、稳定性、性能和能耗。

2 长短沟道器件VTC的差异
长沟道：电阻区，晶体管的特性像一个电压控制的电阻；饱和区，像电压控制的电流源。Id与Vgs成平方关系。
短沟道：短沟道即使是非常小的Ids，由于速度饱和使得器件达到饱和。高电压时电流驱动能力明显下降。Id与Vgs曲线中，短沟的线性关系十分明显。
PMOS的短沟道影响没有NMOS大，因为空穴的迁移率比电子小。

3 反相器性能改善的方法 P147
1）减小负载电容Cl；
2）增加晶体管的宽长比；
3）提高Vdd；
其他的：
4）调整PMOS和NMOS的比值；
5）对于级联的反相器要选择合适的扇出数；

4 解释Pnorm与Vdd及Tin/Tout的关系

5高fan-in采取的措施
1）调整晶体管尺寸：加大晶体管尺寸，可以降低串联器件的电阻和减小时间常数，但会产生较大的寄生电容，会增加传播延时，还会对前级产生较大负载。因此只有当负载以扇出为主时放大尺寸才有作用。
2）逐级增加晶体管的尺寸：实际版图较难实现。
3）重新安排输入，把关键路径上的晶体管靠近门的输出端可以提高速度。
4）重组逻辑结构，延时和扇入呈平方关系
5）降低电压摆幅
6）级联优化

6 解释一下时钟交叠的影响
1）当时钟变为高电平时，从级应当停止对主级输出的采样并进入维持状态。然后由于CLK和CLK非在一个很短的时间内都为高电平，两个采样传输管都导通，因此在输入D和输出Q之间有直接通路。
2）如果在CLK和CLK非之间存在时钟重叠，那么中间节点有可能被前后驱动，造成不确定的状态。

7 解释一下施密特触发器的原理
1）对于一个变化很慢的输入波形，在输出端有一个快速翻转的相应。
2）VTC表明对正向和负向变化的输入型号有不同的开关阈值。滞环电压定义为这二者之差。
用途：将一个汗噪声或缓慢变化的型号变化为一个干净的数值输出信号。
CMOS反相器的开关阈值由PMOS管和NMOS管的导电因子比决定（kn/kp）决定。增加这一比率可使阈值Vm提高，减少这一比率使Vm降低。
设Vin最初为0，两个并联PMOS管作为上拉网络，一个NMOS作为下拉网络，等效晶体管比率为Km1/(Km2+Km4)，提高了开关阈值。

8 电平恢复原因及注意问题
因为进入信号恢复反相器的高电平输入只充电到Vdd-Vtn，传输管逻辑存在静态功耗和噪声容限降低的问题，电平恢复是其中一种解决方法。
电平恢复器将一个PMOS连接在反馈回路中，恢复器只有在A为高电平时才有效，电路的优点是所有电平不是处在GND就是处在Vdd上，因此没有任何静态功耗。
缺点是增加了电路的复杂性，是有比电路，并且下拉电路必须强于上拉电路以切换节点X，当电平恢复PMOS的电阻太小时就不能是节点X的电压低于反相器的开关阈值。

9 计算延时

10 解释镜像加法器产生C0 S的原理
当A、B全为0时，C0被置为0
当A、B全为1时，C0被置为1
S = ABCi+C0*(A+B+Ci)