开始接触verilog和FPGA是在一年前，一年前主要抓住verilog语言基础知识在看，看了夏宇闻老师的几个版本的verilog的教科书，每本书都开了两边，由于没人指导怎么开始入手，就自己一点点的积累。看了小半年的基础知识后，导师叫我开始看工程代码，文档和代码不匹配，看工程代码真的太慢了。在慢慢的摸索当中总结出了自己的方法，对于一个工程的verilog代码的学习，要从顶层的代码开始，自己根据顶层文件画出整个工程中的数据流向结构图，根据数据流向结构图，在从最低层开始看代码，看的过程中要记录不会的地方，在看一遍之后，对于不会的地方去其他模块查找相关的信号，如果相关信号在其他模块，那就先记录下信号所在模块，继续看从当前模块出去到下一个模块的代码，在看到你标记的信号时再返回去看你先前记录的地方，这样你就能理解工程的大体工作流程了。在看完整个工程代码的时候再回过头来看浏览一遍所有的代码，那么这时这个工程你已经完全掌握了。