由于前阵子去忙别的事了，所以OV7670摄像头的研究就进行到一半就终止了，这几天恰好有时间就接着研究研究。研究中发现一个很奇特的现象组合逻辑和时序逻辑分开写，组合变化迅速，但是最终不影响时序逻辑的结果。如下图

明显组合逻辑OV7670_DATA_REG_N只要always@(*)内输入有变化，马上就行判断赋值，如上图中ed,8c，但是传回给时序逻辑时，最终还是8c，这点之前不太明白，现在通过仿真仔细分析了一下，真正的明白了时序逻辑和组合逻辑在Verilog的表现。