7.转换时间和等待时间

转换时间和等待时间是密切相关的规格。模数转换并不立即发生。例如在逐次逼近转换器中，对于n比特转换，至少要花n个时钟周期。因此，在向ADC施加CONVERT选通脉冲和输出数字值之间会发生延时，即转换时间。（输出引脚会指示ADC的转换完成状态。）

采用管线式拓扑结构的ADC具有内在的转换等待时间，它直接对应于用来产生数字输出的管线或内部数字级的数量。通常是以管线延时的形式来声明转换等待时间。把这个等待时间乘以应用中使用的采样时钟周期，就可算出实际转换时间。在必须准确说明时间时（正如在反馈环路中那样），这两个规格都起着重要作用。


8.唤醒ADC

为了省电，一些电路在不工作时可能会把ADC断电。但在通电后，ADC需要时间让它的内部基准和时钟稳定下来。在这个启动期间，转换可能产生异常结果。为了确保准确转换，系统在使用转换结果之前，必须等待ADC厂商规定的启动时间。应尽可能早地接通ADC来保证在需要时数据是准确的。


9.不要使输出过载

ADC 数据表为数字输出规定了驱动能力。但是，如果使用最大驱动电流，就可能会使转换器性能下降。在某条实际电路中，由某ADC的CMOS输出端（它的回转率为1V/nsec）驱动的10-pF电容负载在回转期间将消耗10mA电流。如果16位同时开关，则总电流可能达到160mA。仅为0.1ohm的内部电阻将导致16-mV电压降。在输入范围为2V的16位转换器中，电位噪声将“淹没”ADC的9个LSB。

为了降低ADC器件电源引脚上的电压降，必须使输出负载最小化，恰当解耦电源输入，并优化PCB布局。许多转换器现在提供低压差分信号(LVDS)输出。这些输出降低了开关电流，并因此改善了性能。


PCB布局影响性能

虽然PCB设计要求通常不出现在数据表中，但信号和功率布局可能会极大影响转换器性能。低劣的布局会导致性能下降。例如，如果电路未能包含足够的解耦电容，则电路会“看到”过多的电源噪声。由于ADC具有有限的PSRR特性，因此这些噪声将耦合进入模拟输入，并破坏ADC数据的数字输出“频谱”，如图4所示。CMRR和输入阻抗等其它规格具有类似的灵敏度。并且工程师也许会忘记：噪声可能会调制ADC的时钟信号，这会把噪声与模拟输入卷积起来，并导致额外寄生信号。

当工程师为应用选择转换器时，应该考虑器件的所有规格，甚至是那些看起来并不重要的规格。正是这些“不重要的”规格经常限制设计方案中的ADC性能。