勇敢的芯伴你玩转Altera FPGA连载89：FPGA片内异步FIFO实例

发表于 8/28/2018 9:57:56 AM 阅读（1718）

勇敢的芯伴你玩转Altera FPGA连载89：FPGA片内异步FIFO实例

配套例程和更多资料下载链接：

http://pan.baidu.com/s/1i5LMUUD

功能概述

该工程实例内部系统功能框图如图9.72所示。我们通过IP核例化一个异步FIFO，定时写入数据，然后再读出所有数据。通过Quartus II集成的在线逻辑分析仪SignalTap II，我们可以观察FPGA片内异步FIFO的读写时序。

图9.72 异步FIFO实例功能框图

本实例的异步FIFO与上一个实例的同步FIFO有别，这个异步FIFO不仅读写的位宽不同，读写的时钟也不同。异步FIFO对于跨时钟域的应用非常有帮助，比同步FIFO实用得多了。

本实例工程模块层次如图9.73所示。

图9.73 异步FIFO模块层次

功能仿真

Quartus II中，点击菜单“Tools à Run Simulation Tool à RTL Simulation”进行仿真。接着，Modelsim中我们可以查看读FIFO的波形。

如图9.82所示，这是一组的FIFO读写测试波形，左边fifo_wren拉高时执行FIFO写入操作，右边fifo_rden拉高时执行FIFO读操作。

图9.82 FIFO读写时序波形

如图9.83所示，这是FIFO写入操作波形的放大，由PLL输出c0时钟12.5MHz同步，fifo_wren拉高时，每个时钟周期依次写入数据0xba,0xbb,0xbc,0xbd,0xbe,0xbf……。由于fifo_empty信号是read-side时钟同步的（为PLL输出c2时钟50MHz，c0的4倍），因此fifo_empty在FIFO第一个数据写入后第4个时钟周期拉低，表示FIFO已经不空了。

图9.83 FIFO 写时序波形

如图9.84所示，这是FIFO读操作波形的放大，PLL输出c2时钟为50MHz同步，在fifo_rden信号拉高后，其后的一个时钟周期（此时fifo_rdrdy信号拉高了）就出现了第一个数据0xbbba，随后是0xbdbc,0xbfbe……。写入数据为8bit，读出数据为16bit，且写入数据的高字节处于读出数据的低8bit。这和我们写入FIFO的数据是一致的。由于在我们执行读操作前，FIFO的32个数据出于满状态，因此fifo_full信号高电平，在第一个FIFO数据读出后，fifo_full指示信号立刻拉低，表示FIFO已经不是出于满状态了。

图9.84 FIFO读时序波形

FIFO操作的规则大体可以归纳如下：

● 写使能信号fifo_wren拉高时，当前的写入数据fifo_wrdb有效，即fifo_wrdb被存储到FIFO中，如测试波形中依次写入的数据ba、bb、bc、bd……。

● 读使能信号fifo_rden拉高时，第2个时钟周期读出数据出现在fifo_rddb有效，如测试波形中依次写入的数据babb、bcbd……。

● 读写数据分别和读写时钟同步。

● 写入数据是8bit位宽，读出数据是16bit位宽，则读出的数据是高8bit代表第一个写入的8bit数据，低8bit代表第二个写入的8bit数据。

在线调试

连接好下载线，给CY4开发板供电。

点击菜单“Tools à SignalTap II Logic Analyzer”，进入逻辑分析仪主页面。

在右侧的“JTAG China Configuration”窗口中，建立好USB Blaster的连接后，点击“SOF Manager”后面的Programmer按钮进行下载。

如图9.85所示，在“trigger”下面罗列了我们已经添加好的需要观察的信号，尤其是在fifo_empty信号的Trigger Conditions一列，我们设置了值下降沿，表示fifo_empty下降沿（FIFO不为空）时我们将触发采集。另外，我们用鼠标点击选中Instance下面的唯一一个选项，然后单击Instance Manager后面的运行按钮，执行一次触发采集。

图9.85 波形采样触发设置

波形如图9.86所示。两组密密麻麻的数据，前面一组fifo_wren拉高了，表示这是一组写入FIFO的数据；而后面一组fifo_rden为高电平，表示从FIFO读出数据。

图9.86 FIFO读写时序波形

将写入的头几个数据放大，如图9.87所示。连续写入了数据BAh、BBh、BCh、BDh……。

图9.87 FIFO写时序波形

头几个读数据的时序放大，如图9.88所示。FIFO在读时能信号fifo_wren拉高后，通常数据默认是在其后的一个时钟周期出现，即它所对应的数据是滞后1个时钟周期出现，这里我们使用了信号fifo_rdrdy拉高对应FIFO读出数据有效；此外，这里的FIFO读写位宽不同，写入时8bit，而读出是16bit（首字节在LSB），因此首先的读出的数据依次为BBBAh、BDBCh……。