Clock Specification——Clocks
0赞Quartus II Handbook, Volume 3 6-28
时钟约束（Clock Specification）：
约束所有时钟（包括你的设计中特有的时钟）对准确的时序分析结果而言是必不可少的。Quartus II TimeQuest Timing Analyzer为各种各样的时钟配置和 典型时钟提供许多SDC命令。
这个章节将介绍SDC可用的应用编程接口，以及描述指定的时钟特性。
时钟（Clocks）
使用create_clock命令为任何register, port或pin进行时钟特性描述，使 其具有独一的时钟特性。例6–2展示了create_clock命令：
Example 6–2. create_clock Command
create_clock
-period <period value>
[-name <clock name>]
[-waveform <edge list>]
[-add]
<targets>
Table 6–6. create_clock Command Options
|
选项 |
描述 |
|
-period <period value> |
指定时钟周期 |
|
[-name <clock name>] |
指定时钟名称（不一定 是约束时钟的节点名称） |
|
[-waveform <edge list>] |
指定时钟上升沿/下降沿 |
|
[-add] |
可以对一个时钟节点进 行多个时钟约束 |
|
<targets> |
指定你要约束的时钟 （目标节点） |
Example 6–3 约束时钟频率100MHz，占空比50%，0ns上升沿，5ns下降沿。
Example 6–3. 100MHz Clock Creation
create_clock –period 10 –waveform { 0 5 } clk
Example 6–4和上例相差90度的相位。
Example 6–4. 100MHz Shifted by 90 Degrees Clock Creation
create_clock –period 10 –waveform { 2.5 7.5 } clk_sys
使用create_clock命令约束时钟缺省的source Latency值为0。Quartus II TimeQuest Timing Analyzer自动为非虚拟时钟（non-virtual clocks）计算时钟网络延时（clock’s network latency）。
