时钟设计部分：

　　推荐设计时采用全局时钟，因为全局时钟拥有高扇出、高精度、低抖动和低偏差特点。全局时钟设计有以下几种方法：

1、由时钟管理器（DCM）、延迟锁相环（DLL）或锁相环（PLL）产生全局时钟。

2、将FPGA芯片内部逻辑产生的时钟分配至全局时钟布线网络。

3、将外部时钟通过专用时钟输入引脚引入FPGA。

　　内部逻辑时钟是指由芯片内部的组合逻辑或计数器分频产生的时钟。应尽量避免使用组合逻辑产生的时钟，一方面因为极易产生毛刺，另一方面组合逻辑电路将导致时钟抖动和偏差比较大。

　　对于计数器分频产生时钟也尽量少使用，因为这种时钟会导致比较大的延迟，降低系统设计的可靠性，也使得静态时序分析变得复杂（低速电路可以时钟该种方式，对于高速电路设计尽量避免）。

　　还有一种时钟时有触发器产生的时钟---行波时钟，即一个触发器的输出作用与另一个触发器的时钟输入端。因为个触发器的时钟之间产生比较大的时间偏移，很容易违反建立时间、保持时间的要求，导致亚稳态的发生，所以严格禁止使用行波时钟。

　　门控时钟：一般情况下尽量避免使用门控时钟，因为组合逻辑产生的门控时钟极可能产生毛刺，对系统照成很大危害。推荐使用的门控时钟如图：

 因为触发器避免毛刺的产生。