好长时间没有更新Blog了，看paper看得满脑子都是VBIC了，今天灌一篇，说一下测试和建模。

S参数测试中的去嵌入问题，以前觉得挺高深的，但是实际做过之后也不觉得有多困难了--当然，如果精度要求很高的话就另当别论了。在画版图的时候，除了器件之外一般还要有用于去嵌入的Open和Short图形，Open图形用来去除寄生电容的影响，Short图形用来去除寄生电感和电阻的影响。去嵌入的一般步骤如下：

（1）测量Open图形的Y参数[Yo]与Short图形的Y参数[Ys]；

（2）用[Ys]减去[Yo]，得到：[Yso]=[Ys]-[Yo]；

（3）将[Yso]换为Z参数[Zso]，得到互连线寄生电感和电阻；

（4）将器件S参数换为Y参数[Yd]；

（5）用[Yd]减去[Yo]，得到：[Ydo]=[Yd]-[Yo]，去除了寄生电容；

（6）将[Ydo]换为Z参数[Zdo]；

（7）用[Zdo]减去[Zso]，得到：[Zdem]=[Zdo]-[Zso]，去除了寄生电感和电阻；

（8）最后将[Zdem]换为S参数[Sdem]，即为器件去嵌入之后的本征S参数。

测试在ICCAP和Probe Station平台上完成--注意测试参考平面的校准；处理可以在ADS中方便地完成。

另外，这段时间在葛霁师兄的指导下做了我们的Q10_RE10 HBT的建模工作。最大感触是：很多工作，只有动手去做，才能真正理解，靠paper是永远不能解决问题的。经过一系列繁琐的测试、去嵌入及数据处理工作之后，终于得到一套比较完整的VBIC模型参数。下图是我的S参数拟合曲线：




似乎误差还在可以接受的范围之内，反正也存在工艺稳定性的误差，所以也不必苟求严丝合缝。测试其实很快，关键是数据处理比较复杂：Flyback，Foward G-P，Reverse G-P，Cold-Capacitance，Forced-Vbe I-V，Forced-Ibe I-V，Active S-parameters等等，还要拟合和优化。不得不说的一点是：VBIC模型的初始参数对于拟合的收敛至关重要。

还有就是上周的Load-pull测试了。新的Load-pull非常棒，校准之后测试非常简单。我一个人花了半个下午加半个晚上的时间就完成了一个Wafer上器件的三频点抽测，得到一堆数据。从测试结果上看，我们的工艺一致性和稳定性还是不错的，但是在测试当中发现一个问题：

1. 4GHz： Zopt=44.6502+34.4645j;
2. 6GHz: Zopt=10.6537-14.1309j;
3. 8GHz: Zopt=101.3300+46.057j。

在频率6GHz的时候，Zopt表现为容性--而且同一Wafer上不同区域的很多器件都是这样，那么就是说我们的器件在6GHz表现出感性。以前从来没有见过这种性质，而且按照Cripps先生的理论分析，似乎也不会出现这种情况。考虑了很久，似乎有一个比较合理的解释：寄生，自谐振，但是无法证明。

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顺便说一下上周末参加的USTC北京校友大会。科大50年前在玉泉路成立，到现在，走过了一段不平凡的历史。那天我去做了志愿者，和很多传说中的人物亲密接触，见到了很多偶像--比如张亚勤，赵忠贤，黄吉虎等等。提起黄吉虎老师--传说中的一大名捕，他老人家真是风趣幽默，给我们讲述了当年钱学森先生给他们考试的事情--这个早有传说，但没想到是真事情：两道题，考了一整天，晕倒四名学生，并且开根号乘以十也来源于此事。科大人身上，有一种特质，我只能感受，但说不出来，也许可以叫做：不凡。

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上周的上海之行，和两个土人再聚首，唯有感叹时光如梭！