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FPGA零基础学习:SDR SDRAM 驱动设计

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系统性的掌握技术开发以及相关要求,对个人就业以及职业发展都有着潜在的帮助,希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容,学习FPGA设计方法及设计思想的同时,实操结合各类操作软件,会让你在技术学习道路上无比的顺畅,告别技术学习小BUG卡破脑壳,告别目前忽悠性的培训诱导,真正的去学习去实战应用,这种快乐试试你就会懂的。话不多说,上货。


高级设计:SDR SDRAM 驱动设计


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随机访问存储器(RAM)分为静态RAM(SRAM)和动态RAM(DRAM)。由于动态存储器存储单元的结构非常简单,所以它能达到的集成度远高于静态存储器。但是动态存储器的存取速度不如静态存储器快。



RAM的动态存储单元是利用电容可以存储电荷的原理制成的。由于存储单元的机构能够做得很简单,所以在大容量、高集成度的RAM中得到了普遍的应用。但是由于电容的容量很小,而漏电流又不可能绝对等于零,所以电荷保存的时间有限。为了及时补充漏掉的电荷以避免存储的信号丢失,必须定时地给电容补充电荷,通常将这种操作称为刷新。









行列地址线被选中后,数据线(data_bit)直接和电容相连接。当写入时,数据线给电容充放电;读取时,电容将数据线拉高或者置低。


SDRAM 的全称即同步动态随机存储器(Synchronous Dynamic Random Access Memory);这里的同步是指其时钟频率与对应控制器的系统时钟频率相同,并且内部命令的发送与数据传输都是以该时钟为基准;动态是指存储阵列需要不断的刷新来保证数据不丢失。


SDR SDRAM中的SDR是指单数据速率,即每一根数据线上,每个时钟只传输一个bit的数据。SDR SDRAM的时钟频率可以达到100MHz以上,按照100MHz的速率计算,一片16位数据宽度的SDR SDRAM的读写数据带宽可以达到1.6Gbit/s。


SANXIN – B01的开发板上有一个容量为256Mbit(16M x 16bit)的SDR SDRAM(H57V2562GTR)。其内部存储时,分为了4个独立的区域(BANK),每个bank为4Mx16bit的存储空间;每个bank在存储时,按照二维的方式进行存储,利用行列来进行确定,有8192行(13bit地址线),有512列(9bit地址线),8192 x 512为4M的存储量。


在进行指定某个地址时,共需要2位bank地址,13位行地址,9位列地址,合计共24位地址。但是在SDR SDRAM的指定某个地址时,行地址和列地址不是同时给出,SDR SDRAM采用行列地址线复用,所以地址线合计为2(bank 地址)+13(行、列地址复用)。


SDR SDRAM需要时钟端和时钟使能端。SDR SDRAM所有的操作都依靠于此时钟;当时钟使能端无效时,SDR SDRAM自动忽略时钟上升沿。


SDR SDRAM拥有四个命令控制线,分别为CS、RAS、CAS、WE。组成的命令表如下:






在写入数据时,有时会出现不想对某8bit进行写入,就可以采用DQM进行控制。



SDR SDRAM的内部机构为:






由于SDR SDRAM为DRAM,内部的存储都是靠电容进行保存数据,电容的保持数据的时间为64ms,SDR SDRAM每次只能够刷新一行,为了不丢失任何数据,所以要保证64ms内,将所有的行都要刷新一遍。


SDR SDRAM支持读写的长度为1、2、4、8和一行(整页)。


具体的SDR SDRAM的介绍可以查看手册。下面只介绍几个相对重要的时序图。



在SDR SDRAM正常使用之前,需要进行初始化。初始化的时序图如下:






在PRECHARGE时,A10为高,表示选中所有的bank;A10为低,表示选中BA0、BA1所指定的bank。初始化中,A10置高。



在LOAD MOOE REGISTER中,采用地址线进行配置模式寄存器。说明如下:







在模式配置中,利用CL(CAS Latency)表示列选通潜伏期,利用BL(Burst Length)表示突发长度。


SDR SDRAM中有内部的刷新控制器和刷新的行计数器,外部控制器只需要保证在64ms之内进行8192次刷新即可。



在进行PRECHARGE时,A10要为高电平。






SDR SDRAM中,我们可以在任意位置进行写入。写入的时序图如下:






SDR SDRAM中,我们可以在任意位置进行读出。读出的时序图如下:






在各个时序中的时序参数如下:








  • 设计要求

设计一个突发长度为2,列选通潜伏期为2的SDR SDRAM的控制器。


  • 设计分析

该控制器共有四部分功能,初始化、刷新、写和读。四部分的执行控制采用一个模块来控制。


SDR SDRAM必须要进行初始化,初始化只用执行一次。然后启动一个计时器,等计时器达到后,进行刷新。在刷新的间隔中,根据读写的要求进行读写。


四个模块都会对SDR SDRAM的命令线和地址线进行控制,所以输出时,采用多路选择器对齐进行选择输出。


四个模块按照对应的时序图进行编写代码即可。


  • 架构设计和信号说明


该控制器命名为sdr_drive。






pll_sdr(锁相环模块):产生驱动所需要的100MHz的时钟(0度相位)、SDR SDRAM所需要的100MHz的时钟(270度相位)、以及PLL锁定信号当作系统复位使用。


timer(刷新计时器):当启动计时器后,开始计时,当计时到规定时间后,输出刷新请求,计数器直接清零计数计数。当控制器响应后,输出清除信号后,刷新请求拉低。


refresh(刷新模块)、init(初始化模块)、sdr_write(写模块)、sdr_read(读模块):当启动模块后,按照规定的时序进行输出即可,然后输出完成信号。


sdr_ctrl(控制模块):控制各个模块协调工作。


mux4_1(四选一多路选择器模块):选择对应的bus总线作为输出。



*_bus的组成为:高四位为sdr_cs_n、sdr_ras_n、sdr_cas_n、sdr_we_n。然后是bank的两位,后续为13位的sdr_addr。









  • sdr_drive_head声明


将驱动中用到各种参数定义在该文件中。






  • pll_sdr设计实现

该模块为IP core,输出0相位的100MHz(系统时钟)和270相位的100MHz(SDR的时钟)。系统设计中,信号在上升沿输出;对于外部器件(相位调整为270),能够较好的满足建立和保持时间。


  • init设计实现

该模块负责将SDR SDRAM进行初始化。上电延迟(PU_DELAY)设置为200us;预充电时间(Trp)设置为3个时钟周期(30ns);自刷新时间(Trfc)设置为7个时钟周期(70ns);模式寄存器应用时间(Tmrd)设置为3个时钟周期(30ns);突发长度为2;列选通潜伏期为3。


按照对应的初始化的时序图,做出如下设计。



本模块采用状态机的方式设计实现。






设计代码为:






  • timer设计实现


SDR SDRAM内部构造为DRAM,需要不间断的刷新,要求64ms刷新一遍。每次刷新为一行,开发板上的SDR SDRAM共有8192行,平均需要7812.5ns刷新一次,我们选择7810刷新一次。



到达规定的刷新时间时,控制器有可能正在进行其他的操作。在设计时,达到时间后,发出刷新请求,当外部执行刷新后,将次请求清除。发出刷新请求的同时,计数器重新归零计数。







  • refresh设计实现

该模块负责刷新,按照对应的时序图进行控制即可。



该模块利用状态机的方式实现。状态转移图如下:







设计代码为:







  • sdr_write设计实现

该模块负责将外部的数据写入到规定的地址中去。在SDR SDRAM中,每操作(读写)一次,都会引起该存储位的漏电,每次结束时,可以进行预充电。SDR SDRAM提供了自动预充电的机制,在读写命令时,sdr_addr[10]=1,即可自动预充电。在设计时,应该要为自动预充电预留出足够的时间。



根据对应的写入时序图,利用状态机完成此设计。







设计代码如下:






  • sdr_read设计实现

该模块负责从指定的地址中,将数据读出。



按照对应的读时序图即可实现功能,本模块采用状态机方式实现,状态转移图如下:







设计代码为:







  • mux4_1设计实现

该模块负责选择出对应的bus,然后将对应位作为输出即可。



设计代码为:






  • sdr_ctrl设计实现


该模块负责调度整个控制器,利用状态机实现。






设计代码为:






为了防止在进行刷新的起始部分丢失读写命令,所以在设计时,加入了缓存结构,只要有读写命令时,都会进行保存。在读写执行时,才会清除此命令。


  • RTL仿真


为了能够仿真此设计,需要用到SDR SDRAM的仿真模型。仿真模型在msim的sdr_sim_module中,将其修改为行线为13bit,列为9bit,每个bank有4194304个存储空间。






在仿真时,在第二个bank,第五行,第10列,写入一个随机值。然后读取出来。



仿真代码为:






这设置激励时,将tb文件和仿真模型文件同时加入添加文件中。






在modelsim的报告界面会显示出具体的配置信息以及读写信息。






从打印的报告中可以看出,在初始化时,列选通潜伏期为2,突发长度为2。在后续的读写时,在指定的位置,写入了13604,后续的一个位置为4629;在读出时,也正确的读出了数据。


报告打印出写入数据,即认为写入成功;报告打印出读出数据,只能证明控制器将数据读出,并不表示控制器能把数据接收到。








通过控制输出的rdata以及对应的rd_valid信号,确定读出成功。在rdata中显示为16进制,16进制的1215为十进制的4629;16进制的3524的为十进制的13604。证明读数据接收正确。

  • 板级测试

编写控制器的上游模块(sdr_drive_test_crtl),控制写入和读出。在固定的地址中addr = {2'b01, 13'd128, 9'd20},写入一个固定的数字wdata = 32'h5a5aa5a5,然后读出,进行验证。


读者在进行验证时,可以采样其他的地址或者数据进行验证,且可以进行多次尝试,保证设计正确。



该模块采用状态机设计实现。







设计代码为:






编写测试顶层,模块命名为sdr_drive_test,并且设置为顶层。


此模块负责例化sdr_drive和sdr_drive_test_ctrl,完成连接功能,以此测试。



代码为:






经过综合分析后,进行分配管脚。在分配管脚后,需要将双功能管脚中的NCEO设置为普通用户IO。如果不设置,将会出现如下错误:






右击器件名称,选择DEVICE。






选择device and pin option。








选择dual – purpose pins。







将nceo设置为 use as regular IO。






点击OK,进行编译即可。

连接上开发板,启动逻辑分析仪。



将采样时钟选择为,sys_clk(PLL的c0)。采样深度选择为1K。






添加观测信号如下,将wr_en的上升沿设置为触发条件。






经过保存,重新形成配置文件后,进行下板测试。



下板后,按下复位。等待波形触发。






通过逻辑分析仪,就可以看出可以正确的写入和读出数据。



读者也可以进行尝试一次性写入多个数据,然后进行读出,进行验证设计的正确性。