DDR时序(1) (2006-05-14 22:28:14)
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发表于 7/8/2010 3:37:05 PM
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很长一段时间在FPGA上做DDR的控制器,试着用xilinx的IP Code可是在实现时出了问题.后来决心自己写,又因为频率过高(100M),写出的控制器有毛刺,不稳定.下图是我仿真的结果:
dqs是data strobe当dqs是上升延或下降延时dq_out的输出被DDR接收,dq_t是控制双向口的信号,dq_t是0时dq_out有效,从图中可以看出 这三组信号的毛刺很大.

