通过一段时间的学习，对SystemC形成了自己的一些看法，特写出来与大家共同探讨。

1、 关于SystemC与SystemVerilog谁将统治IC设计领域，就wind330来看，它们针对的领域不尽相同，未来是两种设计语言共存；

2、 SystemC专门定义了TLM2.0的标准，对一个系统方案早期的可行性验证提供了快捷的方式，软件的设计不需要等到硬件平台搭建完成才进行；

3、 SystemC的RTL编码效率低下，而SystemVerilog却是这方面的强者，并且几大EDA公司提出的验证方法均支持SystemVerilog，而SystemC仅在Mentor公司的AVM有实现，在IP验证上SystemVerilog具有绝对优势；

4、 在ESL（电子系统级）设计流程已经进入实用阶段，随着SOC发展，软硬件协同验证需求越来越强烈，SystemC为C++的一个子集，所以SystemC就有了用武之地；

以下是一些网上的文章，供大家参考：

http://www.ed-china.com/ART_8800019271_400012_500016_TS_2a8963a4.HTM

http://www.ed-china.com/ART_8800011192_400013_500015_TS_6196d6b6.HTM

所以wind330觉得关于该学什么语言的争论没有意义，关键是看自己喜欢在哪一个领域发展，选对自己的方向，努力地往下走。