基于FPGA的NVMe over PCIe逻辑加速引擎之PCIe加速模块设计（下）
TLP读处理设计对于存储器读请求 TLP， 使用 Non-Posted 方式传输， 即在接收到读请求后， 不仅要进行处理， 还需要通过 axis_cc 总线返回 CplD， 这一过程由读处理模块执行， 读处理模块的结构如图2 所示。
发表于 4/5/2025 3:45:21 PM
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基于FPGA的NVMe over PCIe逻辑加速引擎之PCIe加速模块设计（中）
PCIe 应答模块设计 应答模块的具体任务是接收来自 PCIe 链路上的设备的 TLP 请求， 并响应请求。由于基于 PCIe 协议的 NVMe 数据传输只使用 PCIe 协议的存储器读请求 TLP 和存储器写请求 TLP， 应答模块分别...
发表于 4/5/2025 3:39:42 PM
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基于FPGA的NVMe over PCIe逻辑加速引擎之PCIe加速模块设计（上）
PCIe 加速模块总体设计PCIe 加速模块负责处理 PCIe 事务层， 并将其与 NVMe 功能和 AXI 接口直接绑定。
PCIe 加速模块不仅承担了 TLP 与其它接口信号的转换功能， 也是降低传输延迟、增加吞吐量的核心部件。
发表于 4/5/2025 3:36:20 PM
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基于FPGA的NVMe over PCIe逻辑加速引擎设计
该IP主要解决一些应用场合既需要满足对特定对象的大数据实时高速采集， 也需要满足对多路临床数据的收集的难点。 本IP具备通用性强，性能优越，且具备易集成和 易操作的优势。
发表于 4/5/2025 3:32:28 PM
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NVMe IP over PCIe4.0：高速，超高速！
1. 基于PCIe4.0的驱动力开发基于PCIe3.0的NVMe Host IP已多年了，一些公司提出目前PCIe4.0已普遍，能不能提供基于PCIe4.0的NVMe IP。虽然NVMe IP不区分PCIe版本，但是它毕竟是之前的IP，当时xilinx还没pcie4.0接口。这里给出架构和性能测试。
发表于 1/8/2025 8:08:55 AM
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三个月开发NVMe IP不是梦
一. 开发NVME Host IP难在哪？1）协议复杂性：NVMe协议相对复杂，过程调试不尽如意。2）开发周期长：即使有xilinx开发板，但是采用开发板上机调试，首先是编译时间长，增加调试时间；其次是不清楚如何排查问题，种种原因导致目前开...
发表于 12/6/2024 3:39:58 PM
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高性能RDMA IP，不断拓展
本IP设计目的是研究一款适合于FPGA端的通用性强，性能优越的RDMA IP开发。它采用RoCE V2 支持FPGA之间，与PC也可以，但PC端需要转接卡，将光纤转入PC端，例如100G的CX455A-ECAT 100Gbe 网卡。测试与PC之间传，结果表明，SEND模式达到71Gbps，READ达到91Gbps，Write达到96Gbps。已在 vcu118和zu47dr上验证通过
发表于 6/23/2024 10:51:04 PM
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