因为本人用的黑金四代开发板，中央芯片采用ALTERA的cycloneIV E，所以就此器件阅读altera官网资料，并做相应的笔记，以便于以后查阅

Cyclone IV 器件系列具有以下特性：
■ 低成本、低功耗的 FPGA 架构：
■ 6 K 到 150 K 的逻辑单元
■ 高达 6.3 Mb 的嵌入式存储器
■ 高达 360 个 18 × 18 乘法器，实现 DSP 处理密集型应用
■ 协议桥接应用，实现小于 1.5 W 的总功耗

逻辑单元 15408

嵌入式存储器 504Kbits

嵌入式18*18乘法器   56

通用PLL  4

全局时钟网络20

用户IO块  8

最大用户IO 343

　　　　　　FPGA架构

架构包括由四输入查找表 (LUTs) 构成的 LE, 存储器模块以及乘法器。

每一个 Cyclone IV 器件的 M9K 存储器模块都具有 9 Kbit 的嵌入式SRAM 存储器。

每个M9K能够配置是的最小深度就变成是512，而最大宽度为18，因此作为真双端口RAM使用，深度小于512的话，仍然会占用1块RAM。且宽度>18 就会多占用额外的一块RAM

嵌入式乘法器模块可以在单一模块中实现一个 18 × 18 或两个 9 × 9 乘法器。

Cyclone IV 器件 I/O 支持可编程总线保持、可编程上拉电阻、可编程延迟、可编程驱动能力以及可编程 slew-rate 控制，从而实现了信号完整性以及热插拔的优化。

Cyclone IV 器件系列所支持的 I/O 标准

类型 I/O 标准
单端 I/O LVTTL, LVCMOS, SSTL, HSTL, PCI, 和 PCI-X
差分 I/O SSTL, HSTL, LVPECL, BLVDS, LVDS, mini-LVDS, RSDS, and PPDS

Cyclone IV 器件包含了高达 30 个全局时钟 (GCLK) 网络以及高达 8 个 PLL （每个 PLL上均有五个输出端 )，以提供可靠的时钟管理与综合。

GCLK是Global Clock，全局时钟，有专用的走线到全局时钟网络，可以到芯片各部分LHCLK和RHCLK都是区域时钟，只能驱动部分逻辑区域时钟实际上是为源同步设计的，速度比较快，一般是500MHz以上全局时钟是为主逻辑设计的，相对来讲速度慢一些，500MHz以下但是只有全局时钟有链路延迟补偿

Altera 提供了 PHY IP，您可以将它与您自己定制的存储控制器或 Altera 提供的存储控制器一起使用。Cyclone IV 器件支持在 DDR和 DDR2 SDRAM 接口上使用纠错编码 (ECC) 位。