FPGA知识大梳理(三)verilogHDL语法入门(2)知识汇总
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发表于 2016/2/29 11:32:54
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1,时序逻辑。将上次的练习修改成时序逻辑会如何设计。
always @ (posedge clock)
2,block 与unblocking
A,有clock的always中通常使用nonblocking。
B,无clock的always中通常使用blocking。
C,assign中使用的“=”
D,同块中,blocking 与nonblocking不并存
3,行为建模
A,if-else 与case 锁存器。
B,循环 forever,repeat,while,for,generate
4,常用IP。fifo,ram,rom。(原理图设计与代码设计)
5,预编译,系统任务和函数。
timescale,define,monitor.......
6,可综合与不可综合。
哪些设计是可综合的,哪些是不可综合的
7,tb的编写
initial
8,状态机(两种状态机的优缺点与对比。一段式,两段式,三段式状态机)
这里需要整理出一篇博文。
9,task与function
10,复位 。同步复位的异步释放
这里需要整理出一篇博文
11,设计技巧。乒乓,流水线。
给出实验
12,串并转换,跨时钟域。