Verilog也可以像C 一样对文件进行读写操作

看到了真OO 无双的博文，对抄了一下代码，嘿嘿（菜鸟的鸟蛋的做法）

我自己在D盘下创建了两个TXT文件，一个是stepfile1，一个是stepfile2

在stepfile1 中输入1 2 3 4 5 6 7 8 9 0

在modelsim中显示为：

在stepfile2 里面显示为

第十六行 while (!$feof(fp_r))  就相当于C语言中的while(!foef(fp_r))，读尽文件的数据就停止了这个循环。

好吧，我承认我很懒，其实现在很晚了，凌晨一点了，不想再去弄个C 玩玩。就把真OO 无双的图放在这里吧