VHDL周学习总结（三）--ADC0809的简单控制
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发表于 10/16/2010 4:41:31 PM
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今天弄了两本书，一本是《EDA技术与VHDL》作者：潘松 黄继业；另一本是老外的书《VHDL设计指南》作者：Peter J.Ashenden 翻译：葛红 黄河 吴继明 ；大体翻了一下，感觉两本书都还不错，不过两本书都蛮厚的，第一本有439页，第本有570页，哎，这下有的读了……顺便担一下那个老外作者，据说也是牛人一个，相传是从澳大利亚阿雷德大学获得的博士学位。目前是电子设计自动化（EDA）方面的独立咨询顾问。他还是IEEE高级会员，参与开发VHDL标准，也是IEEE设计自动化标准委员（DASC）主席……
好了，还是汇报一下俺第三天学习的情况吧，也是消化人家的例子,是关于ADC0809的简单控制,下面是俺的代码：
--------------------------------------------------------------------------------------------
-- 每天进步一点点，开心一大点^_^
--函数名称：ADC0809.VHD
--函数功能：用FPGA实现对ADC的简单控制
--作 者：萤火虫II号
--创建日期：2010.03.23
--------------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
-- 每天进步一点点，开心一大点^_^
--函数名称：ADC0809.VHD
--函数功能：用FPGA实现对ADC的简单控制
--作 者：萤火虫II号
--创建日期：2010.03.23
--------------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity adc0809 is
port(d: in std_logic_vector(7 downto 0); --ADC0809l输出的采样数据
clk,eoc: in std_logic; --clk为系统时钟，eoc为ADC0809转换结束信号
clk1,start,ale,en:out std_logic; --ADC0809的控制信号
abc_in: in std_logic_vector(2 downto 0); --模拟选通信号
abc_out: out std_logic_vector(2 downto 0); --ADC0809模拟信号选通信号
q: out std_logic_vector(7 downto 0) ----送至8个并排数码管信号
);
end adc0809;
port(d: in std_logic_vector(7 downto 0); --ADC0809l输出的采样数据
clk,eoc: in std_logic; --clk为系统时钟，eoc为ADC0809转换结束信号
clk1,start,ale,en:out std_logic; --ADC0809的控制信号
abc_in: in std_logic_vector(2 downto 0); --模拟选通信号
abc_out: out std_logic_vector(2 downto 0); --ADC0809模拟信号选通信号
q: out std_logic_vector(7 downto 0) ----送至8个并排数码管信号
);
end adc0809;
architecture behav of adc0809 is
type states is (st0,st1,st2,st3,st4,st5,st6); --自定义数据类型，用于定义各个状态
signal current_state,next_state:states:=st0; --定义初态和次态并让它们处于第一个状态
signal regl :std_logic_vector(7 downto 0); --中间数据寄存信号
signal qq: std_logic_vector(7 downto 0);
begin
com:process(current_state,eoc) --规定各种状态的转换方式
begin
case current_state is
when st0=>next_state<=st1;ale<='0';start<='0';en<='0';
when st1=>next_state<=st2;ale<='1';start<='0';en<='0';
when st2=>next_state<=st3;ale<='0';start<='1';en<='0';
when st3=> ale<='0';start<='0';en<='0';
if eoc='1' then next_state<=st3; --检测eco下降沿
else next_state<=st4;
end if;
when st4=> ale<='0';start<='0';en<='0';
if eoc='0' then next_state<=st4; --检测EOC的上升沿
else next_state<=st5;
end if;
when st5=>next_state<=st6;ale<='0';start<='0';en<='1';
when st6=>next_state<=st0;ale<='0';start<='0';en<='1';regl<=d;
when others=>next_state<=st0;ale<='0';start<='0';en<='0';
end case;
end process;
clock:process(clk) --对系统时钟进行分频，得到ADC0809转换工作时钟
begin
if clk'event and clk='1' then qq<=qq+1; --在clk1的上升沿，转换至下一状态
if QQ="01111111" THEN clk1<='1'; current_state <=next_state;
elsif qq<="01111111" then clk1<='0';
end if;
end if;
end process;
q<=regl; abc_out<=abc_in;
end behav;
type states is (st0,st1,st2,st3,st4,st5,st6); --自定义数据类型，用于定义各个状态
signal current_state,next_state:states:=st0; --定义初态和次态并让它们处于第一个状态
signal regl :std_logic_vector(7 downto 0); --中间数据寄存信号
signal qq: std_logic_vector(7 downto 0);
begin
com:process(current_state,eoc) --规定各种状态的转换方式
begin
case current_state is
when st0=>next_state<=st1;ale<='0';start<='0';en<='0';
when st1=>next_state<=st2;ale<='1';start<='0';en<='0';
when st2=>next_state<=st3;ale<='0';start<='1';en<='0';
when st3=> ale<='0';start<='0';en<='0';
if eoc='1' then next_state<=st3; --检测eco下降沿
else next_state<=st4;
end if;
when st4=> ale<='0';start<='0';en<='0';
if eoc='0' then next_state<=st4; --检测EOC的上升沿
else next_state<=st5;
end if;
when st5=>next_state<=st6;ale<='0';start<='0';en<='1';
when st6=>next_state<=st0;ale<='0';start<='0';en<='1';regl<=d;
when others=>next_state<=st0;ale<='0';start<='0';en<='0';
end case;
end process;
clock:process(clk) --对系统时钟进行分频，得到ADC0809转换工作时钟
begin
if clk'event and clk='1' then qq<=qq+1; --在clk1的上升沿，转换至下一状态
if QQ="01111111" THEN clk1<='1'; current_state <=next_state;
elsif qq<="01111111" then clk1<='0';
end if;
end if;
end process;
q<=regl; abc_out<=abc_in;
end behav;
这个例子用到了状态机，刚开始时俺还真不理解这状态机是怎么回事，现在弄了一下这个代码，貌似是有点意思了，状态机顾名思义，就是就是表示一个一个状态的，像这个ADC00809采集数据时就分了几个步骤，每一个步骤有每一步骤的作用，这样就可以用状态机表示了，每一个状态就是一个步骤，嘻嘻，这是俺个人的理解……
还是那句口号：
每天进步一点点，开心一大点^_^
