DVB-S2 调制器FPGA设计方案
0赞1. 功能目标
根据EN302307v121标准，实现DVB-S2发送的基带处理部分。该产品也可以作为一个独立的DVB-S2调制器FPGA IP core 使用。
2. 系统框图
整个系统框图如下所示，目前实现CCM模式下的广播方式发送(QPSK/8PSK)。
3. 系统实现
系统使用统一的时钟Fsys =Fsymbol*N，其中Fsymbol为符号率，N为倍频数，根据符号率所处的频段各不相同，M为每个符号进行星座映射的比特，对QPSK为2，8PSK为3， 保持数据输入的速率大于发送的数据速率。并通过填充程度，控制数据输入的节奏。
BCHcoder使能且数据有效后两个时钟，开始输出有效数据。
ldpc_codec第一次使能后12个时钟后请求输入数据，输入数据有效后两个时钟，开始输出有效数据。
4. 各模块工作频率
Band width | DDS_out = Fsymbol | DDS_clk | DAC内部倍频 | Fsys(gclk) =Fsymol*N | CLK2(fclk) | 内插系数 | 最小字节读取时钟 |
0 | 24 =< ~< 48 | Fsymbol*2 | 4 | Fsymbol*4 | Fsymbol*2 | 2 | |
0 | 12 =< ~< 24 | Fsymbol*2 | 4 | Fsymbol*4 | Fsymbol*2 | 2 | |
1 | 6 =< ~< 12 | Fsymbol*4 | 8 | Fsymbol*8 | Fsymbol*4 | 4 | |
2 | 3 =< ~< 6 | Fsymbol*8 | 8 | Fsymbol*16 | Fsymbol*8 | 8 | |
3 | 1．5 =< ~< 3 | Fsymbol*16 | 8 | Fsymbol*32 | Fsymbol*16 | 16 |
5. 基带成帧
对于CCM模式下的广播方式，它主要包含对TS包的CRC-8的计算和插入，以及包的分片(slicer)，以及基带帧头(80 bit)的插入，最后进行并/串转换。
6. 比特交织
现在流的二代卫星传输标准DVB-S2（ETSI EN 302 307）中，对经过编码后的数据流比特交织要求如下：
比特交织器结构
调制方式 | 行数（长帧） | 行数（短帧） | 列数 |
8PSK | 21600 | 5400 | 3 |
16APSK | 16200 | 4050 | 4 |
32APSK | 12960 | 3240 | 5 |
7. 物理成帧
主要包含对输入数据及导频的扰码，以及物理帧头(90 symbol)的插入。
其中SOF为01100011010010111010000010
