看看大佬都在讲什么？-----赛灵思推出 Vivado 设计套件之客户引言
0赞自从四年前赛灵思开始Vivado 设计套件的开发工作以来，就一直与数百家赛灵思联盟计划成员和客户保持密切联系，力求让新发布的工具达到成熟状态。每个成员都发挥了积极作用，确保赛灵思能够推出一款真正提高生产力的工具套件，帮助客户突破在新一代“All Programmable” 器件设计过程中所面临的集成和实现瓶颈。以下是客户对Vivado 设计套件的评价。
“赛灵思推出的Vivado 设计套件和Virtex-7 FPGA，使EVE 等标准FPGA 仿真供应商在产品性能和功能方面全面超越定制ASIC 仿真供应商。”
- Luc Burgun，CEO、总裁兼创始人
CoreEL Technologies，赛灵思联盟计划高级成员
“CoreEL 的H.264/AVC 4:2:2 10 位1080p60 解码器IP 核已被授权给众多客户，用以满足客户的多种应用需求。这种IP 相当复杂，要求使用高性能的FPGA 工具。与早期流程相比，Vivado 工具能够为我们提供更长的运行时间，实现更加紧凑的布局规划，使我们能够在一天时间内开展更多实现工作，从而大幅提高生产力。此外，它还支持Synopsys 设计约束（SDC），让我们的设计工作更加方便，并且有助于更快地将设计集成于客户的设计流程中。”
- Sachin Vaish，工程设计经理
“作为赛灵思联盟计划的高级设计服务成员，Fidus 已经为北美的技术企业开发出了许多种基于赛灵思技术的尖端产品。Vivado 设计套件具备出色的用户界面，支持System Verilog、SystemC、SDC 和Tcl 等多种ASIC 设计行业标准，这将大幅提高我们的设计生产力。赛灵思的Vivado 设计套件带来了全新的业界基准，将进一步帮助Fidus 向客户提供复杂、高质量、尖端的赛灵思设计。”
- John Bobyn，工程设计副总裁
“我们很喜欢Vivado 设计套件的开箱即用特性。我们利用这种工具实现我们的Expresso 3.0 内核(PCI Express Gen3 x8)，从一开始就取得了很好的效果。由于我们使用很多脚本，因此其基于Tcl 的特性对我们很有利，这将为我们提供丰富而强大的选项。此外，Vivado IP 打包程序功能使我们能够把自己的IP 添加到Vivado 扩展IP 目录中，便于客户利用我们的IP。”
- Mark Wagner，高级设计工程师
Tokyo Electron Device 公司，赛灵思联盟计划高级成员
“Vivado IP 目录使客户可以方便地搜索到我们的IP、技术文档，并能迅速在设计中集成我们的IP。利用Vivado 的最新综合与布局布线算法，客户能够大幅缩短运行时间。”
- Yasuo Hatsumi，副总裁
“Xylon 是赛灵思联盟计划中的资深成员，logicBRICKS IP 核的供应商。近15 年来，logicBRICKS IP 核一直支持最新的赛灵思可编程器件和实现工具，并且不断进行优化。我们很高兴Vivado 设计套件提供了强大的功能和易用性，这将帮助我们的客户更高效地在领先的赛灵思Zynq-7000 EPP 和7 系列FPGA 等技术中使用logicBRICKS IP 核。”
- Gordan Galic，技术市场营销经理
“Vivado IP 集成器可以大大简化A2e Technologies 的H.264 编解码器集成工作。过去，在720p 到4K 分辨率之间对H.264 视频进行压缩和解压缩一直比较复杂。现在有了Vivado IP 集成器，设计人员就能在接口级而不是信号级开展集成，而且可以采用统一的AMBA AXI4 IP 接口标准，并通过设计规则检查将错误降至最低。这将使我们的IP能够更加轻而易举地应用于赛灵思设计。”
- Allen Vexler，CTO
“作为OTN 市场的FPGA 解决方案领先供应商，快速高效的设计对于Aliathon 的成功至关重要，尤其是100G 或100G 以上的网络。Vivado 设计套件帮助我们尽可能减少芯片使用量和布局布线次数。这样可以帮助Aliathon 降低功耗，提高性能，减少设计次数，从而为客户提供更加出色的解决方案。”
- Steve McDonald，总监
“Hardent 致力于为企业提供电子设计服务，满足复杂的设计要求，因此我们很高兴Vivado设计套件能够为我们带来更高的生产力。我们不断努力提高赛灵思器件时钟速率和使用率。Vivado 工具凭借其最新的布局布线引擎和更加完善的设计流程，帮助我们两家公司的共同客户完成更为严格的设计开发工作，例如使用包含200 百万个逻辑单元的新型Virtex-7 2000T FPGA。”
- Simon Robin，总裁
Missing Link Electronics，赛灵思联盟计划认证成员
“Missing Link Electronics 致力于开发可针对目标应用进行软硬件配置的嵌入式系统。缩短重复开发时间，获得可预测的综合结果，这两点对于实现异构多核系统FPGA 设计来说至关重要。在我们看来，赛灵思的Vivado 设计套件充分印证了赛灵思为支持本行业更加快速地推出优秀嵌入式系统所做出的承诺！”
- Endric Schubert，CTO
Oki Information Systems 公司，赛灵思联盟计划认证成员
“作为Vivado 设计套件早期使用计划的参与者，我们用Vivado 工具编译我们的PCIe DMA 控制器(iDMAC) IP。我们将IP 从ISE 设计套件移植到Vivado 套件上，没出现任何问题。由于Vivado 采用了基于PlanAhead的GUI，使我们的工程师能够快捷方便地掌握Vivado IDE的使用方法。由于采用ASIC 友好型Tcl 脚本，之前具备ASIC 设计经验的IP 设计工程师使用该套件会更加轻松。放眼未来，我们计划在大规模设计中采用Vivado 工具，并期待着通过高性能综合、布局布线分析功能和低存储器使用率等众多突破性技术推动生产力的大幅提升。”
- Yasuo Yamamoto，IP平台业务部负责人
“我们参加了针对Vivado 设计套件的合作伙伴培训活动，新产品给我们留下了深刻的印象。我们认为IP-XACT、SDC 和AMBA AXI4 等业界标准的采用对大型28nm 器件所需的FPGA IP 的推广而言非常重要。Vivado IP 集成器和IP 打包器工具进一步缩短了IP 开发和集成所需的设计时间。”
- Roger Fawcett，董事总经理
“Vivado 设计套件将灵活性和高性能整合在一起。项目的创建非常方便，结合直接简单的设计流程，有助于我们快速高效地满足设计要求。AMBA AXI4 接口所具有的通用特性，使我们可以非常轻松地将现有的IP 和参照设计向最新的7 系列产品移植。”
- Justin Braun，FPGA 设计经理
Blue Pearl Software 公司，赛灵思联盟计划成员
“我们的Blue Pearl 软件套件能够与赛灵思Vivado 设计套件在Windows 平台上实现无缝协作运行。我们的RTL 分析解决方案包括linting、时钟域交错(CDC)和Synopsys 设计约束(SDC) 自动生成等。我们可以利用SDC 自动完成FPGA设计实现过程中的合成与布局布线步骤。客户表示，我们的软件减少了重复设计次数，缩短了整体设计时间，而且，我们的Visual Verification Environment™ 对任何水平的FPGA 设计人员来说都非常易于使用。”
- Shakeel Jeeawoody，产品市场营销总监
“AMBA AXI4 标准互连与IP-XACT 封装标准是我们不断演进的应用目标的重大发展，不但可简化CAST 核的集成，而且还可提升CAST 客户的整体IP 体验。全新Vivado 设计套件具有集成型数据库、更出色的脚本控制以及其它生产力辅助技术，将大幅缩短我们提供这些优势所需的时间，特别是与我们提供的50 多种赛灵思内核相配合时效果更加明显。”
- Nick Sgoupis，高级首席工程师
Great River Technology 公司，赛灵思联盟计划成员
“我们知道Vivado IP 封装器极高的性能价值可帮助我们便捷地在Vivado 可扩展IP 目录中添加ARINC 818 IP。我们非常感谢购买我们IP 库用于任务关键型与高性能数字视频应用的客户，他们现在可在其整个机构中部署IP，获得简单易用与高度一致性的优势。”
- Mukul Gadde，设计工程师
“Vivado 设计套件带来的更高性能可帮助我们以更快速度在全系列赛灵思产品中确认IP 核的反复更新。Vivado 工具缩短了运行时间，我们不但可同步运行相同IP 的多个实现方案，而且还可确认任何IP 核的轻度升级。”
- Katty Van Mele，业务开发总监
National Instruments 公司，赛灵思联盟计划成员
“我们对最新Vivado 设计套件功能深感振奋。Tcl 接口有助于我们查询设计，生成定制报告。赛灵思设计约束支持改进了对源同步接口的支持，可加强静态时序分析。看到我们的初始设计方案大幅缩短了编译时间我们也感到非常高兴。”
- Omid Sojoodi，LabVIEW FPGA 与实时总监
“PLDA 是FPGA PCI、USB 以及TCP/IP IP 的业界领先公司，拥有广泛的客户群。我们看到Vivado IP 封装器具有极高的性能价值，可以便捷把我们深受欢迎的IP添加到Vivado 可扩展IP 目录之中，从而让赛灵思的用户更容易地使用我们的各种产品。购买我们IP 的公司现在可通过新的途径将其统一部署在他们的整个机构中，从而提升客户的生产力与产品质量。”
- Stephane Hauradou，首席技术官
“我们同赛灵思密切合作，优化我们的Synplify® 综合产品，以实现与Vivado 设计套件的配合使用。Vivado 工具与Synplify Premier 结合后，实现FPGA 与FPGA 原型的设计人员将可获得完整高效FPGA 设计流程的优势，以显著缩短的设计周期实现最高质量的绩效成果。”
- John Koeter，IP 市场营销副总裁
“随着行业在生产设计中将更多采用FPGA，Atrenta 与赛灵思的合作，将为我们集中精力在SpyGlass 与Vivado 设计套件之间实现互操作性提供良好的机遇，同时也可为FPGA 设计人员带来一种新的工作方法。在使用RTL linting、跨时钟域(CDC) 以及ASIC 设计时序限制领域公认的业界领先平台Atrenta SpyGlass 时，最新Vivado 设计套件将为采用赛灵思业界领先FPGA 器件的客户带来与ASIC 设计人员希望从Atrenta 获得的相同的‘SpyGlass Clean’RTL 生产力优势。”
Piyush Sancheti，高级业务开发总监
