【技术分享】常见逻辑电平标准
TTL:“1”表示大于2V，“0”表示小于0.8V;COMS:“1”表示大于3.5V，“0”表示小于1V;RS232:“1”表示-5V~-15V(负逻辑)，“0”表示+5V到+15V。TTL电平的VIH/VIL一般是2V/0.8V,VOH/VOL一般是&nb
发表于 1/1/2013 12:04:42 PM
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【再话FPGA】在xilinx中PCIe IP Core使用方法
采用XilinxVirtex-5XC5VSX50T-FF1136FPGA或者XilinxVirtex-5XC5VSX95T-FF1136的板子。采用ISE13.2环境。步骤：一、建立一个ISE工程：BMDfor
发表于 1/1/2013 10:32:40 AM
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FPGA网站大全
现在加上我受益匪浅的xilinx公司主页，上面很多资料，研究生期间的很多设计都参考了，xilinx的参考设计；PS:大家装的ISE文件夹下面的documents文件夹下面就有很多资料呵呵http://china.xilinx.com/http://www.xilinx.com/1.OPENCORES.ORG这里提供非常多，非常好的
发表于 11/28/2012 10:36:02 PM
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xilinx原语使用文献
原语,即primitive.不同的厂商,原语不同;同一家的FPGA,不同型号的芯片,可以也不一样;原语类似最底层的描述方法.使用原语的好处,可以直接例化使用,不用定制IP;即可通过复制原语的语句,然后例化IP,就可使用;题外话,Altera和Xilinx在例化IP使用时,所用方法不同.Altera
发表于 11/24/2012 10:20:00 AM
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在编写Verilog的时候一点看法
在编写Verilog的时候一点看法：每个人的代码风格都可能不一样，但是好的代码风格会给自己和同事带去很大的方便，也许大家刚开始没有注意到这点。再过了很长的时候后你回过头来看你的代码架构不会那么乱，一看你的模块就知道你的是什么功能和实现的方法，很容易就切入到
发表于 10/18/2012 10:16:52 PM
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【赛灵思FPGA】ISE13.3的EDK工程建立教程
下面分享一个“ISE13.3的EDK工程建立教程”
发表于 10/16/2012 11:10:03 PM
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【赛灵思FPGA】求ZedBoard试用测评指点....
琢磨了一下......ZedBoard上有一个网口...有人测试没有.....以前在SP6上面用过8e1111的，建立的EDK....,昨天折腾了半天下了一个ISE14.1，今天中午利用休息的时间试着建立一个znyq的工程...居然在选择器件的时候没有这个系列......想请问一下。在测试网口的时候大家用的
发表于 10/16/2012 8:41:56 PM
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第一个工程，点灯测试一下硬件
也许最近太忙了，加上国庆又放了一个长假，任何一个FPGA工程师都只到拿到FPGA的板子，第一个是写一个点灯的......moduleLED_Test(&nb
发表于 10/14/2012 10:26:52 PM
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