在VIVADO中，设计者可以通过手写约束语句的方式加入工程的约束，也可以通过图形化的配置界面加入工程的约束。对于初级使用者来说，图形界面配置的方法以操作简单、方便定位等优点，往往成为加入约束最佳的选择。VIVADO可以支持各种约束的图形化配置方式，比如时序约束、物理位置约束等等。然而，这一相当有用的工具却存在着一些Bug，难免给使用者带来了一点麻烦。接下来，首先简要介绍图形化界面配置的使用方法。然后，演示其中存在的Bug，并给出解决该问题的方法。

一.  图像化界面配置的使用方法

       在工程综合完成或者实现完成之后，软件左侧的导航窗口相应的打开综合设计和打开实现设计就变为可以选中的，如下图：

       如果此时工程已经综合完成，我们点击打开Open Synthesized Design，工程的综合网表文件便会载入内存，相应的工具供设计者对工程做修改。这里我们仅关心约束文件的修改，选择打开后Synthesized Design中Edit Timing Constraints，如下图，进入对时序约束的修改。

    如下图，有各种时序的约束：

    我们选择要约束的相应时序，对其进行修改。如下图，是对一个创建时钟的时序约束：

    在对相关的参数配置完成之后，保存即可。

二、 存在的Bug即解决办法

    

问题描述：

    在我们配置完成，要保存约束的时候，此时会弹出下图所示的报错（个人认为所进行的操作是没问题的）

     此时，通过图形化界面配置的约束无法保存到相应的约束文件中。所做的工作有可能被报废掉

    解决办法：

   说实在的，我也没找到比较好的解决办法，只是通过“曲线救国”的方法来挽救界面配置不能保存带来的损失吧。

    如上图，VIVADO最下面有Tcl Console窗口，会记录你所操作对应的Tcl命令。此时，你通过图形化界面配置的约束所对应的约束命令也会显示在其中，我们手动将相应的命令复制下来，粘贴到相应的约束文件中。虽然这个方法有点挫，但是能避开软件中的Bug，使自己的工作得以继续。

    最后也希望大家多多支持，多投票点赞让我有信心继续写下去