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FPGA静态时序分析模型——寄存器到寄存器-转

1.适用范围本文档理论适用于ActelFPGA并且采用Libero软件进行静态时序分析(寄存器到寄存器)。2.应用背景静态时序分析简称STA,它是一种穷尽的分析方法,它按照同步电路设计的要求,根据电路网表的拓扑结构,计算并检查电路中每一个DFF(触发器)的建立和保持时间以及

NIOS II EDS中出现TYPE 'XXXX_BASE' COULD NOT BE RESOLVED的解决方法----转

在niosII中,明明system.h中定义了#definexxx_base0x00000010,可是在编写程序时,调用IORD(xxx_base)或IOWR(xxx_base)时,总是提示Type'xxxx_base'couldnotberesolved错误,重新编译不行,重新生成BSP也不行,今天终于发现了解决办法,具体见下图操作。

ALTERA-Virtual Pin

VirtualPin2013-01-1814:40:09分享:记得之前在FPGA/CPLD助学小组里有网友提出过在QuartusII编译完成后的FlowSummary里出现的VirtualPin,如图1所示。那它到底是怎么回事呢?VirtualPin即虚拟管脚。在实际应用中,通常对于一个大的设计工程,TeamLead

ALTERA EPCS/CFI下载过程解析

第二篇来了(太囧了)~~~~这篇文章给大家介绍一下NIOSIIEDS(Version:13.13.0.132)中EPCS/CFI(本例程使用EPCS)下载过程以及配置文件的一些相关信息,但凡不完美之处,请大家多多包涵!!!一、在NIOSIIEDS打开“FlashProgrammer”,当然也可

ALTERA之PLL

之前很多次用到Altera开发环境中的锁相环,虽不能说彻彻底底地将其工作过程掌握,但是最近调试一个板子,发现工程中调用的锁相环没有输出时钟,感觉很纳闷,还与同事仔细探讨了一下这个问题,但结果很失望,悲催依然。因为在我的项目工程中,PLLipCOR