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vivado中从零添加时钟约束

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vivado中如何从零调试添加时序约束?


首先需要一个综合过的design,如果仅仅只是elabroate是不行的。

然后gui中打开这个设计,reset_timing确保没有ip的约束进来,将timing 约束复位到0。

然后report_clock_networks可以报告出哪些地方应该创建时钟,这些地方会驱动时序器件的clk pin。

然后添加时钟,继续用report_clock_networks看看还剩下哪些,如此迭代。


以上方法适合从零开始对一个不熟悉的设计进行时钟分析和添加,也适合对已有的时序约束进行查看和验证。

完成上述步骤后,用report_clocks查看所有的时钟。(这里我验证的结果是report_clocks会报告出所有xdc中定义的时钟,但是由于xdc中定义不太合理,report_clocks_networks中会比report_clocks少一些时钟

然后不需要重新综合,直接用report_timing_summary查看设计的timing情况。


主要参考下面这个课程:

Vivado入门与提高--第31讲  UltraFast设计方法学(10):时序收敛之时序约束基本准则

  1. 感谢分享!!!

  2. 感谢分享!!!

  3. 举几个例子就好了

  4. 感谢分享~~~

  5. 怎样获得积分呢?


  6. 多来点这样的资料多好