vivado IP的版本管理
使用core container方式，每个IP对应一个.xcix文件，它其实是个压缩包，里面包含了所有的中间文件将.xcix进行上库管理假设从库上拖下来之后IP所在目录为./fpga/zc706/IP/这个文件夹，那么打开vivado，建立...
发表于 2/26/2019 6:41:22 PM
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vivado non-project 的一些问题
之前做FPGA设计的方法是：用synplify将设计综合好，到vivado中进行布局布线。好处1：synplify和design compiler处理文件的顺序是一样的，可以直接移植芯片版本的filelist好处2：同上，文件中的各种`de...
发表于 10/25/2018 9:43:46 AM
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vivado中从零添加时钟约束
vivado中如何从零调试添加时序约束？首先需要一个综合过的design，如果仅仅只是elabroate是不行的。然后gui中打开这个设计，reset_timing确保没有ip的约束进来，将timing 约束复位到0。然后report_cl...
发表于 10/21/2018 11:36:10 AM
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vcs和verdi的联合仿真
之前的使用方法是先用vcs把fsdb波形文件dump出来。然后打开verdi，导入filelist，再打开fsdb波形文件，最后restore波形信号.rc文件。这是一种比较老式的后处理模式。最近在YouTube上看到vcs和verdi的联...
发表于 9/24/2018 3:46:49 PM
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Timing path相关概念解析
timing path的概念从register clock/input port开始，经过一些combinational logic，终止在register data/output port，组合一下共有四种类型的path：in2reg,i...
发表于 4/19/2018 6:41:38 PM
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vivado中的propagated clock
P: Propagated G: Generated V: Virtual I: Inverted...
发表于 4/19/2018 5:42:18 PM
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大端小端
常常忘记 大端小端 的区别，今日做一记录：首先存放一个变量时，这个变量占用的空间从基地址开始增长一个地址对应着一个byte大端模式就是把数据的最高byte放在基地址小端模式就是把数据的最低byte放在基地址大端模式优点：读取基地址对应的的b...
发表于 3/21/2018 11:26:16 AM
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对信号与系统的深入理解
以前一直不理解信号要分为能量信号，功率信号。后来明白了一个道理，人的一生相对于宇宙的存在，真的是个能量信号，曾不能一瞬。而太阳，银河系的存在那就可以说是功率信号了，一直存在。无穷这个东西不是说说而已。可以再某个尺度上把一些东西看成无穷，而不...
发表于 1/20/2018 4:32:35 PM
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