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勇敢的芯伴你玩转Altera FPGA连载88:FPGA片内片内FIFO实例

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勇敢的芯伴你玩转Altera FPGA连载88:FPGA片内片内FIFO实例

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功能概述

         该工程实例内部系统功能框图如图9.56所示。我们通过IP核例化一个FIFO,定时写入数据,然后再读出所有数据。通过Quartus II集成的在线逻辑分析仪SignalTap II,我们可以观察FPGA片内FIFO的读写时序。

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图9.56 FIFO实例功能框图

功能仿真

Quartus II中,点击菜单“Tools à Run Simulation Tool à RTL Simulation”进行仿真。接着,Modelsim中我们可以查看读FIFO的波形。

         如图9.65所示,这是一组的FIFO读写测试波形,左边fifo_wren拉高时执行FIFO写入操作,右边fifo_rden拉高时执行FIFO读操作。

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图9.65 FIFO读写时序波形

         如图9.66所示,这是FIFO写入操作波形的放大,依次写入数据0x56,0x57,0x58……。在第一个FIFO数据0x56写入后,随后的一个时钟周期fifo_empty指示信号立刻拉低,表示FIFO已经不是出于空状态了。

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图9.66 FIFO 写时序波形

         如图9.67所示,这是FIFO读操作波形的放大,在fifo_rden信号拉高后,其后的一个时钟周期(此时fifo_rdrdy信号拉高了)就出现了第一个数据0x56,随后是0x57,0x58……。这和我们写入FIFO的数据是一致的。由于在我们执行读操作前,FIFO的32个数据出于满状态,因此fifo_full信号高电平,在第一个FIFO数据读出后,fifo_full指示信号立刻拉低,表示FIFO已经不是出于满状态了。

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图9.67 FIFO读时序波形

         FIFO操作的规则大体可以归纳如下:

●  写使能信号fifo_wren拉高时,当前的写入数据fifo_wrdb有效,即fifo_wrdb被存储到FIFO中,如测试波形中依次写入的数据56、57、58……。

●  FIFO为空时,指示信号fifo_empty为高电平,一旦写入数据后的第2个时钟周期,fifo_empty为低电平,表示当前FIFO不空。

●  读使能信号fifo_rden拉高时,第2个时钟周期读出数据出现在fifo_rddb有效,如测试波形中依次写入的数据56、57、58……。

●  FIFO为满时,指示信号fifo_full为高电平,一旦读出数据后的第2个时钟周期,fifo_full为低电平,表示当前FIFO不满。

 

在线调试

         连接好下载线,给CY4开发板供电。

点击菜单“Tools à SignalTap II Logic Analyzer”,进入逻辑分析仪主页面。

在右侧的“JTAG China Configuration”窗口中,建立好USB Blaster的连接后,点击“SOF Manager”后面的Programmer按钮进行下载。

         如图9.68所示,在“trigger”下面罗列了我们已经添加好的需要观察的信号,尤其是在fifo_empty信号的Trigger Conditions一列,我们设置了值下降沿,表示fifo_empty下降沿(FIFO不为空)时我们将触发采集。另外,我们用鼠标点击选中Instance下面的唯一一个选项,然后单击Instance Manager后面的运行按钮,执行一次触发采集。

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图9.68 波形采样触发设置

         波形如图9.69所示。两组密密麻麻的数据,前面一组fifo_wren拉高了,表示这是一组写入FIFO的数据;而后面一组fifo_rden为高电平,表示从FIFO读出数据。

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图9.69 FIFO读写时序波形

         将写入的头几个数据放大,如图9.70所示。连续写入了数据56h、57h、58h、5Ah……。

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图9.70 FIFO写时序波形

         头几个读数据的时序放大,如图9.71所示。FIFO在读时能信号fifo_wren拉高后,通常数据默认是在其后的一个时钟周期出现,即它所对应的数据是滞后1个时钟周期出现,这里我们使用了信号fifo_rdrdy拉高对应FIFO读出数据有效,因此首先的读出的数据依次为56h、57h、58h、5Ah……。

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图9.71 FIFO读时序波形

 

 

 

 

 


  1. 谢谢分享~~~~~~

  2. 学习学习看看