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明德扬FPGA设计模板分享(2)

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本案例:明德扬首创全新FPGA设计技巧--至简设计法,教你如何一步一步去完成一个复杂电路的设计,里面很多有实用技巧,熟练运用这些技巧,有助于你写出非常优秀的FPGA设计代码。非常简洁易读,欢迎比较。


FPGA工程师都知道,Verilog代码绝大部分都是always语句,结构基本上都是一致的,为了减少重复性的工作,让工程师专注于设计实现,明德扬精心制作了常用模板,只要你安装好明德扬提供的GVIM,就能使用这些模板了。

1.时序逻辑的模板

在GVIM输入“Module”并回车,如下图所示


就能得到下面的时序逻辑的模板。


模块的模板包括了输入输出信号列表、信号定义,组合逻辑和时序逻辑等,这是一个模块常用的组件。学员只需要理解各个部分的意义,按要求来填空就可以,完全没有必要去记住。我看很多学员刚开始学习时,花费大量的时间去记住、背熟模块,这是没有意义的。


2.输入“Reg”并回车。


就能得到单比特的reg信号定义


3.输入“Reg2”并回车


就能得到2比特的reg信号定义


4.输入“Reg8”并回车


就能得到8比特的reg信号定义


类似的快捷命令有:


要使用上面快捷命令,需要明德扬的配置文件,欢迎关注明德扬公众号“fpga520”,或群97925396索取。口号:多用模板,减少记忆,专注设计。


  1. 思路新颖……

  2. vb bbb