Xilinx:Xilinx FPGA用户约束文件
FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现
发表于 2011/7/8 16:49:33
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基础知识：AS PS JTAG 三种模式的区别
AS模式(activeserialconfigurationmode):FPGA器件每次上电时，作为控制器从配置器件EPCS主动发出读取数据信号，从而把EPCS的数据读入FPGA中，实现对FPGA的编程。PS模式(passiveserialconfigutationmode)：EPCS作为控制器件，把FPGA当做存储器，把数据写人到FPGA中，实现
发表于 2011/7/6 13:37:38
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基础知识：JTAG接口定义
JTAG(JointTestActionGroup，联合测试行动小组)是一种国际标准测试协议，主要用于芯片内部测试及对系统进行仿真、调试，JTAG技术是一种嵌入式调试技术，它在芯片内部封装了专门的测试电路TAP（TestAccessPort，测试访问口），通过专用的JTAG测试工具对内部节点进行测试
发表于 2011/7/6 13:36:28
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基础知识：FPGA中竞争冒险问题的研究
发表于 2011/1/6 12:38:19
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基础知识：封装类型缩写含义
发表于 2011/1/6 12:32:36
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基础知识：verilog 不可综合语句
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，neg
发表于 2011/1/4 12:35:54
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基础知识：FPGA基本组成
PAL/GAL:PAL——ProgammableArrayLogic可编程阵列逻辑GAL——GenericArrayLogic通用可编程阵列逻辑CPLD：ComplexProgammableLogicDevice复杂的可逻辑编程器件Altera称自己CPLD为EPLDFPGA：FieldProgammableGateArray现场可编程逻辑阵列FPGA有6个组
发表于 2011/1/4 12:34:41
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基础知识：CPLD和FPGA区别和联系
FPGA与CPLD的区别FPGA(FieldProgrammableGateArry)是指现场可编程门阵列，多为SRAM工艺,基于查找表（LookUpTable）结构，要外挂配置用的EPROMPLD(ProgrammableLogicDevice)是可编程逻辑器件的总称，早期多EEPROM
发表于 2010/12/31 16:33:46
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基础知识：PLD/FPGA 基于查找表结构和基于乘积项结构
发表于 2010/12/30 17:34:59
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SignalTap ：如何增加SignalTap II能觀察的reg與wire數量?
转自：真OO无双之真乱舞书http://www.cnblogs.com/oomusou/archive/2008/10/21/signaltap_incremental_compilation_off.htmlAbstract無法在SignalTapII觀察reg與wire，主要都是因為被QuartusII優化的關係，在QuartusII簡單的設定，就能增加SignalTapII能觀察的數量。Int
发表于 2010/12/14 16:10:16
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SignalTap :使用SignalTap II,只需一次全编译
发表于 2010/12/13 17:13:04
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SignalTap:SignalTap II相關Tutorial整理
转自：真OO无双之真乱舞书http://www.cnblogs.com/oomusou/archive/2008/08/01/signaltap2_tutorial.htmlAbstractModelSim-Altera與SignalTapII是debugNiosII系統的兩件神兵利器。以下是幾本Altera所提供的tutorial整理。Introduction1.SignalTapIIwithVerilogDesigns14
发表于 2010/12/11 16:38:44
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SignalTap:如何使用SignalTap II觀察reg與wire值?
转自：真OO无双之真乱舞书http://www.cnblogs.com/oomusou/archive/2008/10/17/signaltap_ii_reg_wire.htmlAbstract撰寫Verilog時，雖然每個module都會先用ModelSim或QuartusII自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可能才
发表于 2010/12/9 16:02:00
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SignalTap:如何使用SignalTap II觀察reg值?
转自：真OO无双之真乱舞书http://www.cnblogs.com/oomusou/archive/2008/03/14/1106549.htmlAbstractQuartusII內的SignalTapII是debugVerilog很好的工具，不過似乎有時無法顯示reg的值，我發現一個小技巧可解決這個問題。Introduction使用環境：QuartusII7.2SP1+&
发表于 2010/12/8 15:50:44
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NIOS:Nios II 软件代码优化方法
Altera公司的NiosII软核处理器具有完全可定制特性、高性能、较低的产品和实施成本、易用性、适应性以及不会过时等优势。使用NiosII处理器，将不会局限于预先制造的处理器技术，而是根据用户的标准定制处理器，按照需要选择合适的外设、存储器和接口。此外，还可以轻松集
发表于 2010/12/2 21:10:11
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