可编程逻辑的发展：

PAL/GAL:
PAL——Progammable Array Logic       可编程阵列逻辑
GAL——Generic Array Logic                  通用可编程阵列逻辑

PLD:

Progammable Logic Device                   可逻辑编程器件
CPLD：
Complex Progammable Logic Device 复杂的可逻辑编程器件

FPGA：
Field Progammable Gate Array             现场可编程逻辑阵列

基于SRAM工艺

I/O电气标准：LVTTL LVCMOS SSTL HSTL LVDS LVPECL PCI

每个模块的功能如下：；1．可编程输入输出单元(IOB)；可编程输入/输出单元简称I/O；单元，是芯片与外界电路的接口部分，完成不同电气特；外部输入信号可以通过IOB模块的存储单元输入到F；为了便于管理和适应多种电器标准，FPGA的IOB；2．可配置逻辑块(CLB)；CLB是FPGA内的基本逻辑单元；一个可配置开关矩阵，此矩阵由4或6个输入、一些选；Slice

每个模块的功能如下：

1． 可编程输入输出单元(IOB)

可编程输入/输出单元简称I/O

单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图2-4所示。FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。

外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间(Hold Time)的要求可以降低，通常默认为0。

为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组(bank)，每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。

2．可配置逻辑块(CLB)

CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含

一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路(多路复用器等)和触发器组成。 开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。在赛灵思公司公司的FPGA器件中，CLB由多个(一般为4个或2个)相同的Slice和附加逻辑构成，如图2-5所示。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。

Slice是赛灵思公司公司定义的基本逻辑单位，其内部结构如图2-6所示，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。

算术逻辑包括一个异或门(XORG)和一个专用与门(MULTAND)，一个异或门可以使一个Slice实现2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器(MUXC)组成，用于实现快速的算术加减法操作；4输入函数发生器用于实现4输入LUT、分布式RAM或16比特移位寄存器(Virtex-5系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或64比特移位寄存器)；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。

3．数字时钟管理模块(DCM)

业内大多数FPGA均提供数字时钟管理(赛灵思公司的全部

FPGA均具有这种特性)。赛灵思公司推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。

4．嵌入式块RAM(BRAM)

大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端

口RAM、双端口RAM、内容地址存储器(CAM)以及FIFO等常用存储结构。RAM、FIFO是比较普及的概念，在此就不冗述。CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。

单片块RAM的容量为18k比特，即位宽为18比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量(位宽 深度)不能大于18k比特；其次，位宽最大不能超过36比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。

5． 丰富的布线资源

布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为４类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局复位 / 置位的布线；第二类是长线资源，用以完成芯片Bank间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。

在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计

的结果有密切、直接的关系。

6． 底层内嵌功能单元

内嵌功能模块主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP等软处理核(Soft Core)。现在越来越丰富的内嵌功能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。

DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。赛灵思公司生产的芯片上集成了DCM和DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以通过IP核生成的工具方便地进行管理和配置。DLL的结构如图2-8所示。

7. 内嵌专用硬核

内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核(Hard Core)，等效于ASIC电路。为了提高FPGA性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高FPGA的乘法速度，主流的FPGA中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器(SERDES)，可以达到数十Gbps的收发速度。 赛灵思公司的高端产品不仅集成了 Power PC 系列 CPU，还内嵌了 DSP Core 模块，其相应的系统级设计工具是 EDK 和 Platform Studio，并依此提出了片上系统 (System on Chip) 的概念。通过 PowerPC(TM)、Miroblaze、Picoblaze等平台，能够开发标准的DSP处理器

及其相关应用，达到SOC的开发目的。

此外，新推出赛灵思的FPGA系列如Virtex-5 LXT还内建了PCI Express和三态以太网MAC硬核(TEMAC)，与软核实现方式相比，硬核可以把功耗降低5~10倍,节约将近90%的逻辑资源。

Xilinx 三态以太网MAC核是一个可参数化的核，非常适合在网络设备中使用, 例如开关和路由器等。可定制的TEMAC核使系统设计者能够实现宽范围的集成式以太网设计，从低成本10/100以太网到性能更高的1GB端口。TEMAC 核设计符合 IEEE 802.3 规范的要求，并且可以在 1000Mbps、100 Mbps 和 10 Mbps 模式下运行。另外，它还支持半双工和全双工操作。TEMAC 核通过 Xilinx CORE Generator(TM) 工具提供，是 Xilinx 全套以太网解决方案的一部分。

http://3y.uu456.com/bp-6bq14a1ccsdas0e2s24d7fcc-1.html

http://bbs.ednchina.com/BLOG_ARTICLE_1770072.HTM

http://blog.sina.com.cn/s/blog_4bbcda6d0100nlnk.html

http://blog.csdn.net/loongembedded/article/details/7182900（FPGA组成、工作原理和开发流程）