功能性说明： cyclone ii 器件包含了一个二维行列的基本构架来实现自定义逻辑。列和行不同速度的连接给逻辑阵列块、嵌入式存储块、嵌入式乘法器块之间的信号提供了连接。

  逻辑阵列由逻辑阵列块组成，每个人逻辑阵列块中有16个逻辑元素。逻辑元素是一个能够高效实现用户逻辑功能的逻辑单元。逻辑阵列被分成行和列贯穿器件。Cyclone ii 器件的逻辑元素的密度在4608到68416之间。

   该器件提供了一个全局时钟网络和多达四个锁相环。全局时钟网络由多达16个能够驱动整个器件的全局时钟线组成。时钟网络可以为器件中所有的资源提供时钟，例如输入/输出单元、逻辑单元、嵌入式乘法器和嵌入式存储块。全局时钟线也能够用于高扇出信号。该器件的锁相环能够提供经过合成和相移的一般目的的时钟以及额外的输出支持高速微分信号输入/输出。

   M4K 存储块是真真的4k 位（4608位）的双端口内存块，这些块提供了专用的真真的双端口，简单的双端口，或能够达到360MHZ多达36位宽的单端存储器。这些块以列的形式贯穿在器件的某些逻辑整列块之间。该器件提供了119到1152K位的内嵌式存储器。

   每个嵌入式乘法器块可以实现高达250MHZ的两个9x9位乘法器或者是一个18x18位的乘法器。内嵌乘法器杯排列成列贯穿器件。

每个C ii器件的输入/输出脚与位于器件外围的逻辑阵列块行和列的末端。I/O脚支持多种单端信号和微分信号I/O标准，例如66和33MHZ，64和32 位PCI标准，PCI-X,和LVDS输入数据速率最大为805Mbps输出速率为640Mbps的低电压差分信号标准。每个I/O单元包括一个I/O双向缓存器和三个寄存输入、输出、输出使能信号的寄存器。两用的DQS,DQ和DM脚连同延迟连（用于相位对齐双数据速率（DDR）信号）一起为额外如DDR，DDR2，SDRAM和QDRII SRAM速率达167MZH器件存储器提供接口。

图2-1 C II EP2C20器件的图解

M4K存储器块、嵌入式乘法器、锁相环、行、列的数量在每种器件中都不同。