1、复位信号与时钟上升沿之间的建立保持时间不满足，不像前仿，采样时间为标准的0-时刻，而综合后，采样时间需要满足各内部触发器、逻辑的setup hold时间，以后做后仿的时候要注意。之前往sync fifo中一写数据就导致rd_en出现X也是复位信号导致的，还有就是_vld_d信号，这种简单逻辑在rstn上升沿也出了一拍X。

2、如果要进行后仿，需要考虑其外围的激励模块是否一起进行综合，例如sync fifo，在不综合时，其出现了setup hold时序违例，估计原因在于时钟、部分输入激励是标准的，而部分输入如rd_en是由综合后的网表给出的，此时rd_en较时钟出现了偏差，例如数据路径比时钟路径短，则出现hold violation。

完成了对testbench的改写，利用`include”*.v”的方式将激励部分添加到tb文件中，虽然这种方式并不是最好的验证方法(UVM)，但较以前使用的全部写进一个文件中的方式易于管理了很多。在没有更好的控制方式前，可以继续使用。

计划明天完成sync fifo的综合，之后进行后仿，完成tc文件的编写以及仿真验证。开始编写文档。