四选一多路选择器

module fpgaceshi (out, i0, i1, i2, i3, sl, s0);

output out;

input i0, i1, i2, i3;

input sl, s0;

reg out;//任何输入信号改变，都会引起输出信号的重新计算

always @ (sl or s0 or i0 or i2 or i3)//输出out计算的所有输入信号必须写入always@(...)的变量列表中

begin

case({sl, s0})

2'b00: out = i0;

2'b01: out = i1;

2'b10: out = i2;

2'b11: out = i3;

default: out = 1'bx;

endcase

end 

endmodule