veirlog书写规范
发表于 3/7/2012 11:41:12 AM
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sopcError: Can't recognize silicon ID for device 1
Error:CantrecognizesiliconIDfordevice11。确认你的QII中选择的配置芯片是否和电路板中的芯片一致2。检查你的下载线是否损坏，据说下载线长不应该超过30CM但是我自己做的大概有50CM也可以正常使用3。确定你的配置芯片是否损坏，可以使用JTAG烧写配置芯片测试下，如果可
发表于 3/6/2012 8:03:00 PM
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sopc
发表于 3/6/2012 5:45:21 PM
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DS1302驱动程序
#defineWRITE_SECOND0x80#defineWRITE_MINUTE0x82#defineWRITE_HOUR&
发表于 3/6/2012 4:36:32 PM
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结构说明语句
always语句声明格式：always<时序控制><语句>如果always语句没有时序控制，则这个always语句将会使仿真器产生死锁。eg：alwaysareg=~areg;这个always语句将生成0延时的无限循环跳变过程，这时会发生死锁。沿触发的always块常常描述时序行为，如
发表于 2/29/2012 10:57:37 PM
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四位二进制计数器
//四位二进制计数器modulecount(Q,clock,clear);//输入/输出端口output[3:0]Q;inputclock,clear;//输出变量Q被定义为寄存器类型reg[3:0]Q;always@(posedgeclearornegedgeclock)beginif(clear)Q<=4d0;//为了能生成诸如触发
发表于 2/29/2012 8:37:52 PM
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行为级case语句描述的四选一多路选择器
行为级描述的四选一多路选择器//四选一多路器，器端口列表完全根据输入/输出图编写modulemux4_to_1(out,i0,i1,i2,i3,s1,s0);//根据输入/输出图的端口声明outputout;inputi0,i1,i2,i3;inputs1,s0;//输出端口被声明为寄存器类型的变量regout;//若输入信号改变，则重新计算
发表于 2/29/2012 8:21:35 PM
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行为级case语句描述的四选一多路选择器
行为级描述的四选一多路选择器//四选一多路器，器端口列表完全根据输入/输出图编写modulemux4_to_1(out,i0,i1,i2,i3,s1,s0);//根据输入/输出图的端口声明outputout;inputi0,i1,i2,i3;inputs1,s0;//输出端口被声明为寄存器类型的变量regout;//若输入信号改变，则重新计算
发表于 2/29/2012 8:21:35 PM
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用循环生成语句描述的脉动加法器
//本模块生成的是一个门级脉冲加法器modulefpgaceshi(co,sum,a0,a1,ci);parameterN=4;output[N-1:0]sum;outputco;input[N-1:0]a0,a1;inputci;//本地线网声明语句wire[N-1:0]carry;//指定进位变量的第0位等于进位的输入assigncarry[0]=ci;//什么临时变量//仿真前，循环生
发表于 2/29/2012 7:37:17 PM
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生成语句对两个N位总线进行按位异或
/*本程序说明了如何使用生成语句对两个N位的总线用门级原语进行按位异或。在这里其目的在于说明循环生成语句的使用方法，其实这个实例如果使用矢量线网的逻辑表达式比用门级原语实现起来更为简单*///本模块生成两条N位总线变量的按位异或。modulefpgaceshi(out,i0
发表于 2/29/2012 5:17:03 PM
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生成块
生成语句可以动态的生成Verilog代码。这一声明语句方便了参数化模块的生成。当对矢量中的多个位进行重复操作时，或者当进行多个模块的实例引用的重复操作时，或者在根据参数的定义来确定程序中是否应该包括某段Verilog代码的时候，使用生成语句能够大大的简化程序的编写
发表于 2/29/2012 5:14:52 PM
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顺序块和并行块
并行块如果两条语句在同一个变量产生影响，那么将会引起隐含的竞争。从仿真的角度来讲，并行块中的所有语句是一起执行的看，但是实际上运行仿真程序的cpu在任一时刻只能执行语句，而且不同的仿真器按照不同顺序执行。因此无法正确的处理竞争是目前所有的仿真器的一个缺
发表于 2/27/2012 9:47:45 PM
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使用fort循环语句及加法和移位操作实现应该乘法器
modulefpgaceshi(opaoropborresult);parametersize=8;longsize=16;input[size:1]opa,opb;output[longsize:1]result;reg[size:1]opa,o
发表于 2/27/2012 9:24:07 PM
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使用repeat循环语句及加法和移位操作实现应该乘法器
使用repeat循环语句及加法和移位操作实现应该乘法器modulefpgaceshi(opaoropborresult);parametersize=8;longsize=16;input[size:1]opa,opb;output[longsize:1]
发表于 2/27/2012 9:00:59 PM
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四选一多路选择器
四选一多路选择器modulefpgaceshi(out,i0,i1,i2,i3,sl,s0);outputout;inputi0,i1,i2,i3;inputsl,s0;regout;//任何输入信号改变，都会引起输出信号的重新计算&n
发表于 2/27/2012 8:35:32 PM
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