//根据输入/输出图的端口声明
output out;
input i0, i1, i2, i3;
input s1, s0;

//输出端口被声明为寄存器类型的变量
reg out;

//若输入信号改变，则重新计算输出的信号out
//造成输出信号out重新计算的所有输入信号必须写入always @ (...)的电平敏感列表
always @(s1 or s0, i0 or i1 or i2 or i3)
 begin
  case ({s1, s0})
  2'b00: out = i0;
  2'b01: out = i1;
  2'b10: out = i2;
  2'b11: out = i3;
  default: out = 1'bx;
  endcase
 end
 
endmodule