//输入/输出端口
output [3:0] Q;
input clock, clear;

//输出变量Q被定义为寄存器类型
reg [3:0] Q;

always @ (posedge clear or negedge clock)
 begin
  if (clear)
   Q <= 4'd0; //为了能生成诸如触发器一类的时序逻辑，建议使用非阻塞赋值
  else
   Q = Q +  1;
 end
 
endmodule

/*
 用行为级对一个四位脉动进位计数器进行描述。在数据流或门级，可以根据硬件
 实现方式将其设计成脉动进位，同步计数等。但是在行为级，可以从一个更加抽
 象的角度来考虑问题，并不关心具体的硬件实现方法，而只是对它的功能进行说明

 如果输入信号的值不包括x和z的话，则使用行为级的描述代替结构描述不会对计数器的仿真结果造成影响
*/